[发明专利]差分延时链单元及包括其的时间数字转换器

权利要求书

1.一种差分延时链单元，其特征在于，包括：

第一与非门电路，其第一输入端接高电平，第二输入端连接至触发器的第一输入端和上一级差分延时链单元的第一与非门电路的输出端，其输出端连接至下一级差分延时链单元的第一与非门电路的第二输入端；

所述触发器，其第一输入端连接至所述第一与非门电路的第二输入端，其第二输入端连接至第二与非门电路的第二输入端；

第二与非门电路，其第一输入端连接至高电平，其第二输入端连接至所述触发器的第二输入端和上一级差分延时链单元的第二与非门电路的输出端，其输出端连接至下一级差分延时链单元的第二与非门电路的第二输入端，

其中，所述触发器是D触发器。

2.根据权利要求1所述的差分延时链单元，其特征在于，所述第一与非门电路与所述第二与非门电路均包括第一PMOS晶体管和第二PMOS晶体管，以及第一NMOS晶体管和第二NMOS晶体管。

3.根据权利要求2所述的差分延时链单元，其特征在于，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接至所述第一与非门的第一输入端，所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极连接至高电平，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接至所述第一NMOS晶体管的源极，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极连接至所述第一与非门的第二输入端，所述第一NMOS晶体管漏极连接至所述第二NMOS晶体管的源极，以及所述第二NMOS晶体管的漏极接地。

4.一种时间数字转换器，包括多个差分延时链单元，其特征在于，每个所述差分延时链单元均包括：

第一与非门电路，其第一输入端接高电平，第二输入端连接至触发器的第一输入端和上一级差分延时链单元的第一与非门电路的输出端，其输出端连接至下一级差分延时链单元的第一与非门电路的第二输入端；

所述触发器，其第一输入端连接至所述第一与非门电路的第二输入端，其第二输入端连接至第二与非门电路的第二输入端；

第二与非门电路，其第一输入端连接至高电平，其第二输入端连接至所述触发器的第二输入端和上一级差分延时链单元的第二与非门电路的输出端，其输出端连接至下一级差分延时链单元的第二与非门电路的第二输入端，

其中，所述触发器是D触发器。

5.根据权利要求4所述的差分延时链单元，其特征在于，所述第一与非门电路与所述第二与非门电路均包括第一PMOS晶体管和第二PMOS晶体管，以及第一NMOS晶体管和第二NMOS晶体管。

6.根据权利要求5所述的差分延时链单元，其特征在于，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接至所述第一与非门的第一输入端，所述第一PMOS晶体管的源极与所述第二PMOS晶体管的源极连接至高电平，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接至所述第一NMOS晶体管的源极，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极连接至所述第一与非门的第二输入端，所述第一NMOS晶体管漏极连接至所述第二NMOS晶体管的源极，以及所述第二NMOS晶体管的漏极接地。