[实用新型]一种共用单一晶振的时钟电路及数字电视接收终端

说明书

技术领域

本实用新型涉及时钟电路，特别是一种共用单一晶振的时钟电路及数字电视接收终端。

背景技术

现有技术中典型的机顶盒系统解决方案包括信道解码，能复用，解码、音视频解码等部分。其中，信道解码所用的时钟信号通常独立于芯片其他部分，而大多数其他功能模块则共用与一个外部晶振来源的时钟，通常这个晶振是直接用于视频(27兆)的输出，而通过基于PLL的时钟综合电路提供各不同时钟域使用的时钟。

如图1A所示，机顶盒中信道解码部分的时钟电路包括一晶体10、连接晶体10的震荡器/频率合成器11和连接震荡器/频率合成器11的解调模块12。

如图1B所示，机顶盒中主芯片及其他功能模块部分的时钟电路包括一晶体20、连接晶体20的主震荡器/频率合成器21、连接主震荡器/频率合成器21的从频率合成器221、222、223，分别与从频率合成器221、222、223连接的功能模块231、232、233，以及连接震荡器/频率合成器21的视频输出模块24。

由此可见，以上方案是典型的“双晶振”解决方案。然而，在“低毛利时代”迫于降低成本的压力，希望能进一步削减物料成本，整个系统使用一个晶体就成为一个有吸引力的选择。

实用新型内容

本实用新型所要解决的技术问题在于：提供一种共用单一晶振的时钟电路，其可实现使系统使用单一晶振，大大降低成本。

为解决本实用新型的技术问题，本实用新型公开一种共用单一晶振的时钟电路，包括晶体、连接晶体的主震荡/频率合成器、连接主震荡/频率合成器的从频率合成器，与从频率合成器连接的同时钟域的功能模块，以及连接主震荡器/频率合成器的视频输出模块，和一连接主震荡/频率合成器的解调模块。

其中，所述共用单一晶振的时钟电路还包括一连接在所述主震荡/频率合成器和解调模块之间的从频率合成器。

其中，所述连接在主震荡/频率合成器和解调模块之间从频率合成器通过PLL电路实现。

其中，所述晶体和主震荡/频率合成器用于产生主时钟频率，所述从频率合成器用于根据主时钟频率产生适合其功能查模块的从时钟频率。

其中，所述连接在主震荡/频率合成器和解调模块之间的从频率合成器用于根据主时钟率产生适合解调模块的从时钟频率。

为解决本实用新型的技术问题，本实用新型还公开一种数字电视接收终端，其包括一共用单一晶振的时钟电路，所述电路包括晶体、连接晶体的主震荡/频率合成器、连接主震荡/频率合成器的从频率合成器，与从频率合成器连接的同时钟域的功能模块，以及连接主震荡器/频率合成器的视频输出模块和一连接主震荡/频率合成器的解调模块。

其中，所述共用单一晶振的时钟电路还包括一连接在所述主震荡/频率合成器和解调模块之间的从频率合成器。

其中，所述连接在主震荡/频率合成器和解调模块之间从频率合成器通过PLL电路实现。

其中，所述晶体和主震荡/频率合成器用于产生主时钟频率，所述从频率合成器用于根据主时钟频率产生适合其功能模块的从时钟频率。

其中，所述连接在主震荡/频率合成器和解调模块之间的从频率合成器用于根据主时钟率产生适合解调模块的从时钟频率。

与现有技术相比，本实用新型具有如下有益效果：本实用新型将现有技术中“双晶振”的时钟电路改进为采用“单晶振”的时钟电路，使信道解码部分和主芯片及各功能模块部分共用同一个晶振，从而大大降低了成本。

附图说明

图1A是现有技术的机顶盒信道解码部分的时钟电路结构图；

图1B是现有技术的机顶盒主芯片及其他功能模块部分的时钟电路结构图；

图2是本实用新型的机顶盒时钟电路结构图。

具体实施方式

下面结合附图和实施例，对本实用新型作进一步详细说明。

实施例1

如图2所示，本实施例的电路包括晶体30、连接晶体30的主震荡/频率合成器31、连接主震荡/频率合成器31的三个从频率合成器321、322、323、分别与三个从频率合成器321、322、323连接的同时钟域的解调模块331及两个功能模块332、333，以及连接主震荡器/频率合成器31的视频输出模块34。