[实用新型]用于为集成电路设计形成基于扫描的测试设计的系统

说明书

技术领域

本实用新型涉及用于集成电路的扫描链测试架构，尤其涉及的是依赖于电路设计的测试架构的优化。

背景技术

更大和更复杂的集成电路(IC)逻辑设计导致需要更复杂的测试来确保这些IC具有可靠的性能。该测试可以代表关于IC的设计、制造和服务成本的重要部分。在一个简单的模型中，关于IC的测试可以包括将多个测试模式应用于电路输入端，并且通过监视其输出来检测故障的发生。故障覆盖率指的是测试模式检测潜在故障范围中的每个故障的效能。因此，如果有一组模式能够基本上检测出每个潜在故障，则可以实现接近于100％的故障覆盖率。

为了促成更好的故障覆盖率以及将测试成本减至最小，人们使用DFT(设计测试)。在一种DFT技术中，可以使用逻辑设计中的结构。特别地，在IC中实施的逻辑设计通常包括多个状态寄存器，例如触发器或锁存器之类的顺序存储元件。这些状态寄存器可以连接成具有计算得到的长度的扫描链，其中所述长度会依照设计而改变。在一个实施例中，设计中的所有状态寄存器是可以扫描的，也就是说，每一个状态寄存器都处于扫描链中。扫描链中的状态寄存器通常也被称为扫描单元。在DFT中，每个扫描链都包含了在扫描模式中充当控制和观察节点的扫描输入引脚(在这里也被称为扫描输入端)以及扫描输出引脚。

扫描链是通过对经由扫描单元的预定逻辑信号定时而被加载测试模式的。因此，如果每个扫描链包括500个扫描单元，则使用500个时钟周期来完成加载过程。应该指出的是，为了简单起见，这里描述的某些实施例具有长度相等的扫描链。但在实际实施例中，DFT会尝试创建这个目标，但却很少能实现该目标。因此，在实际实施例中，软件可以补偿不同的扫描链长度，从而确保对来自每个测试模式的输出进行相应的识别和分析。对本领域技术人员来说，这种方法是已知的，因此在这里不对其进行详细说明。

通常，设计越是复杂，设计中包含的触发器也就越多。不幸的是，设计中可以用作扫描链的终端的输入和输出相对较少，每个扫描链的触发器的数量急剧增加。结果，操作扫描链所需要的时间将会急剧增加，在这里将这个时间称为测试应用时间。

图1示出的是用于顺序电路的典型逻辑设计中的相关部分。该设计包括组合逻辑110以及多个状态寄存器112-0、112-1、112-2和112-3(统称为112)。这里使用的术语“组合逻辑”包括直接连接，因此，经由组合逻辑110的逻辑路径可以包括某些仅仅是线路的路径，而不会对其传送的逻辑信号进行中间变更。在图1中只显示了四个状态寄存器，但是很多设计都具有数千或数百万个状态寄存器。在这里为组合逻辑110提供了多个初级逻辑输入PI0、PI1以及PI2以及多个状态寄存器输出Q0、Q1、Q2和Q3。组合逻辑110的输出包括初级输出PO0、PO1和PO2，以及提供给状态寄存器112的下一状态输入D0、D1、D2和D3。虽然图1的示例通常没有指示组件在集成电路芯片上的物理位置，但是所有同步电路设计都可以采用所示方式来绘制。

图1的示例还将状态寄存器112组织成了两个扫描链114-0和114-1(统称为114)。扫描链114-0包括状态寄存器112-0和112-1，而扫描链114-1则包括状态寄存器112-2和112-3。可以看出，在扫描链114-0中，状态寄存器112-0具有与扫描链114-0的扫描输入S10相连的独立扫描输入，并且状态寄存器112-1具有与状态寄存器112-0的输出Q0相连的独立扫描输入。除了与组合逻辑110相连之外，状态寄存器112-1的输出Q1还被提供给了扫描链114-0的扫描输出SO0。同样可以看出的是，在扫描链114-1中，状态寄存器112-2具有与扫描链114-1的扫描输入SI1相连的独立扫描输入，并且状态寄存器112-3具有与状态寄存器112-2的输出Q2相连的独立扫描输入。除了与组合逻辑110相连之外，状态寄存器112-3的输出Q3还被提供给扫描链114-1的扫描输出SO1。通常，在每个扫描链中都包含了两个以上的状态寄存器，但是为使示例简单，在图1的每个扫描链中都只显示了两个状态寄存器。

器件被设计成可选地在两种模式中的任一模式中工作，并且这两种模式有时也被称为工作模式和扫描模式。在工作模式中，用于状态寄存器112的下一状态数据是从组合逻辑110的输出D0-D3获得的。在该模式中，扫描链是不激活的。在扫描模式中，状态寄存器112的下一状态数据是从相应状态寄存器的扫描输入获取的。