[实用新型]具有叠层封装预成型垂直结构的功率芯片无效

专利信息
申请号: 200920202798.2 申请日: 2009-12-23
公开(公告)号: CN201584411U 公开(公告)日: 2010-09-15
发明(设计)人: 刘勇;梁利华 申请(专利权)人: 浙江工业大学
主分类号: H01L25/00 分类号: H01L25/00;H01L23/495;H01L23/48;H01L23/31
代理公司: 杭州天正专利事务所有限公司 33201 代理人: 王兵;黄美娟
地址: 310032 *** 国省代码: 浙江;33
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摘要:
搜索关键词: 具有 封装 成型 垂直 结构 功率 芯片
【说明书】:

技术领域

实用新型涉及微电子学制造领域,尤其是一种具有叠成封装的预成型垂直连接结构的功率芯片。

技术背景

随着微电子技术的发展,单一芯片的封装逐步向多芯片叠层封装发展。在功率芯片的情形中,通过叠层封装,可以同时实现比单芯片封装工艺获得的功率更高并且改善安装面积的使用效率。

所谓“层叠”在半导体工业中是指垂直地堆放至少两个芯片。对于存储器件,通过叠层芯片或封装,可以同时实现具有比通过半导体集成工艺可获得的更大的存储容量的产品并且改善安装面积的使用效率。

叠层封装的制造方法有两种,一是其中单独的半导体芯片被层叠并且层叠的半导体芯片被封装;二是其中单独封装的半导体芯片相互层叠。在叠层封装中,通过金属布线或贯穿硅通路而形成电连接。

但是,通常的功率芯片叠层封装结构,如金属氧化物半导体场效应晶体管、二极管和三极管,由于封装的制造工艺使得源极与漏极(或门极)往往并不在封装结构的同一侧。为此,为了保证管脚在同一侧,往往需要重新引线连接,这使得该封装结构很难被直接应用,导致了使用不便以及使用成本高等问题。

实用新型内容

为克服现有技术存在的源极、漏极和门极不在封装结构的同一侧,很难被直接应用,成本高的缺点,本实用新型提供了一种源极、漏极和门极在封装结构的同一侧,可以直接应用,成本低廉的具有叠层封装预成型垂直结构的功率芯片。

具有叠层封装预成型垂直结构的功率芯片,包括第一芯片、第二芯片,所述的第一芯片位于第二芯片之上,所述的第一芯片和第二芯片之间设有通过导体与两芯片连接的漏极金属,所述的第二芯片通过导电胶与一作为第二源极的、底部规则的引线框架连接,所述的第一芯片的上表面焊接有第一源极;

其特征在于:所述的引线框架的侧边设有向外引出的第二源极管脚,所述的第二源极管脚与一漏极管脚通过环氧模塑料塑封形成一个整体,所述的整体向上弯折、并与所述的引线框架垂直;所述的漏极管脚的中部设有一外露与所述的环氧模塑料的暴露面,所述的暴露面通过导电胶与所述的漏极金属连接。

进一步,所述的引线框架的侧边向外引出两个第二源极管脚,两个第二源极管脚之间设置所述的漏极管脚,三个管脚通过环氧模塑料塑封为所述的整体。

或者,所述的引线框架上设有绝缘线,所述的绝缘线将所述的引线框架分隔为门极和所述的第二源极,所述的门极向外引出门极管脚,所述的第二源极向外引出所述的第二源极管脚,所述的门极管脚和第二源极管脚之间设置漏极管脚,三个管脚通过环氧模塑料塑封为所述的整体。

或者,所述的第一芯片的上表面焊接有第一门极,所述的第一芯片和第二芯片之间设有门极金属,所述的漏极金属与门极金属之间有间隙;所述的第一芯片通过多个导电柱与所述的漏极金属连接、通过一个绝缘立柱与所述的门极金属连接,所述的第二芯片通过多个导电柱与所述的漏极金属连接、通过一个导电柱与所述的门极金属连接;所述的引线框架的四个侧边均向外引出两个第二源极管脚,其中一个侧边引出的两个第二源极管脚之间设置门极管脚,三个管脚通过环氧模塑料塑封为弯折向上的第一整体,所述的门极管脚中部设有外露于环氧模塑料的外露面,所述的外露面通过导电胶与门极管脚连接;其余三个侧面引出的两个第二源极管脚之间放置所述的漏极管脚。

进一步,所述的暴露面的宽度大于所述的漏极管脚的宽度。

进一步,所述的外露面的宽度大于所述的门极管脚的宽度。

本实用新型的技术构思是:将第二源极管脚和漏极管脚或门极管脚通过环氧模塑料塑封为一个整体,将此整体向上弯折直至与引线框架垂直,保证了三个管脚位于同一侧,从而使得经叠层封装的功率芯片可被直接应用,使用成本大大下降。

使暴露面或外露面的宽度大于管脚宽度,使得有足够的空间来调整引线位置。

本实用新型具有源极、漏极和门极在封装结构的同一侧,可以直接应用,成本低廉的优点。

附图说明

图1为第一种实施方式的示意图

图2为图1中的引线框架的展开图

图3为第一芯片的俯视图

图4为第二芯片的俯视图

图5为第二种实施方式的引线框架的示意图

图6为第三种实施方式的第一芯片和第二芯片层叠的示意图

图6a为图6的A-A向剖视图

图6b为图6的B-B向剖视图

图7为第三种实施方式的引线框架的示意图

图8为使用第三种制作方法制成的功率芯片的示意图

图8a为图8的C-C向示意图

图8b为图8的D-D向示意图

具体实施方式

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