[实用新型]一种伪随机码序列发生器

权利要求书

1.一种伪随机码序列发生器，其特征在于，包含M序列发生模块(10)、异或模块(20)；所述M序列发生模块(10)的输出引脚与异或模块(20)的输入引脚连接；所述异或模块(20)的输出引脚与M序列发生模块(10)的输入引脚连接。

2.如权利要求1所述的伪随机码序列发生器，其特征在于，所述M序列发生模块(10)包含多个依次连接的移位寄存模块(11)；所述移位寄存模块(11)设有时钟信号引脚clk、初始输入引脚X、数据输入引脚Y、数据输出引脚Q。

3.如权利要求2所述的伪随机码序列发生器，其特征在于，所述多个移位寄存模块(11)的每一级移位寄存模块(11)的数据输出引脚Q与相邻一级移位寄存模块(11)的数据输入引脚Y连接。

4.如权利要求2所述的伪随机码序列发生器，其特征在于，所述异或模块(20)设有第一输入引脚C1、第二输入引脚C2；所述第一输入引脚C1、第二输入引脚C2分别与依次连接的多个移位寄存模块(11)其中的任意两个移位寄存模块(11)的数据输出引脚Q连接。

5.如权利要求1所述的伪随机码序列发生器，其特征在于，还包含时钟信号模块(40)；所述时钟信号模块(40)分别与M序列发生模块(10)连接。

6.如权利要求1所述的伪随机码序列发生器，其特征在于，还包含初始输入模块(30)；所述初始输入模块(30)与M序列发生模块(10)连接。