[实用新型]一种伪随机码序列发生器

说明书

技术领域

本实用新型涉及一种序列发生器，特别涉及一种基于复杂可编程逻辑器件(CPLD)的伪随机码序列发生器。 

背景技术

目前伪随机码序列具有良好的随机性和接近于白噪声的相关函数，使其易于从信号或干扰中分离出来。伪随机码序列的可确定性和可重复性，使其易于实现相关接收或匹配接收，有良好的抗干扰性能，因此广泛应用于微机的软件加密。现有技术要实现伪随机码序列产生电路主要有以下方式：一种门电路实现，单个电路设计简单，但随着序列位数增加，使移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大；另一种用微处理器编程实现，对编程人员的专业性要求高，还需要额外设置译码电路等外围辅助电路，增加了成本。 

实用新型内容

本实用新型的目的在于提供一种伪随机码序列发生器，能够在单个芯片上实现伪随机码序列、最长线性反馈移位寄存器序列(M序列)的发生，能够对上述序列的时钟脉冲和出相位进行控制。 

为了达到上述目的，本实用新型的技术方案是提供一种伪随机码序列发生器，其特点是，包含M序列发生模块、异或模块；上述M序列发生模块的输出引脚与异或模块的输入引脚连接；上述异或模块的输出引脚与M序列发生模块的输入引脚连接。 

上述M序列发生模块包含多个依次连接的移位寄存模块；上述移位寄存模块设有时钟信号引脚clk、初始输入引脚X、数据输入引脚Y、数据输出引脚Q。 

上述多个移位寄存模块的每一级移位寄存模块的数据输出引脚Q与相邻 一级移位寄存模块的数据输入引脚Y连接。 

上述异或模块设有第一输入引脚C、第二输入引脚C2；上述第一输入引脚C、第二输入引脚C2分别与依次连接的多个移位寄存模块其中的任意两个移位寄存模块的数据输出引脚Q连接。 

上述伪随机码序列发生器还包含时钟信号模块；上述时钟信号模块分别与M序列发生模块连接。 

上述伪随机码序列发生器还包含初始输入模块；上述初始输入模块与M序列发生模块连接。 

本实用新型所述的伪随机码序列发生器与现有技术相比，其优点在于：本实用新型由于设有异或模块将输入的两个码长相等、码时钟速率相同的M序列数据进行模二加的异或运算后，通过异或输出引脚D1输出伪随机码序列； 

本实用新型由于通过设有的输入模块给移位寄存模块输入不同的二进制序列，能够实现对伪随机码序列的初相位控制； 

本实用新型通过设置不同数量的移位寄存模块，可以生成不同长度的时钟脉冲序列； 

本实用新型通过将异或模块与依次连接的其中任意两个移位寄存模块的数据输出引脚连接，以实现多种不同编码构成的伪随机码序列组。 

附图说明

图1是本实用新型伪随机码序列发生器的总体结构逻辑框图。 

具体实施方式

以下结合附图说明本实用新型的具体实施方式。 

本实施例中使用Altera公司的MAX7000S系列中的EPM7128S芯片。 

本实施例中，时钟脉冲周期T与移位寄存模块的级数n，关系为T＝2^n-1。因此能够通过设置多个不同数量的移位寄存模块，来生成不同的时钟脉冲序列。本实施例中设有4级移位寄存模块，能够生成一个长度为15个时钟脉冲周期的二进制伪随机码序列。 

请参见图1所示，本实用新型伪随机码序列发生器包含M序列(最长线 性反馈移位寄存器序列)发生模块10、异或模块20、初始输入模块30、时钟信号模块40。初始输入模块30、时钟信号模块40分别与M序列发生模块10连接。M序列发生模块10与异或模块20循环连接；M序列发生模块10的输入作为异或模块20的输出，异或模块20的输出作为M序列发生模块10的输入。 

M序列发生模块10包含4个移位寄存模块11。移位寄存模块11设有时钟信号引脚clk、初始输入引脚X、数据输入引脚Y、数据输出引脚Q。初始输入模块30分别与4个移位寄存模块11的初始输入引脚X连接，通过输入模块30给移位寄存模块11输入除全零以外的任何二进制序列作为移位寄存模块11的初始值。通过从初始输入模块30输入不同的二进制序列，能够实现对本实用新型伪随机码序列发生器的初相位控制。M序列发生模块10通过第4级移位寄存模块11的数据输出引脚Q4可以输出一组最长线性反馈移位寄存器序列(M序列)。