[实用新型]导线架结构及其构成的表面黏着型半导体封装结构

说明书

技术领域

本实用新型涉及一种导线架结构及其构成的表面黏着型半导体封装结构，尤其涉及一种应用于瞬态电压抑制半导体的导线架结构及其构成的表面黏着型半导体封装结构。

背景技术

图1为公知的一种瞬态电压抑制半导体10封装结构的剖视图；图2为公知的一种瞬态电压抑制半导体10封装结构的导线架12的局部俯视图；图3为公知的一种瞬态电压抑制半导体10封装结构的导线架12的局部侧视图。

如图1所示：公知的瞬态电压抑制半导体10封装结构包括：一个瞬态电压抑制芯片11、一对导线架12和一个封装体13，其中瞬态电压抑制芯片11设置于两导线架12的芯片承载部121之间，并且利用封装体13包覆瞬态电压抑制芯片11及部份的导线架12，进而完成瞬态电压抑制半导体10的封装。

如图2所示：为了制造成本上的考虑，公知的瞬态电压抑制半导体10所使用的导线架12大多是沿用整流器所使用的导线架12，因此导线架12的芯片承载部121大多设计为圆形，然而因为瞬态电压抑制芯片11的外形为方形，所以芯片承载部121的形状无法与瞬态电压抑制芯片11的形状相匹配，在制程中，将导致封装体13成型时所产生的灌胶压力直接冲击导线架12的芯片承载部121，进而影响瞬态电压抑制芯片11的效能，从而使得瞬态电压抑制芯片11无法有效地达到可承载功率的理想值。

如图3所示：公知的导线架12的芯片承载部121为一平板，在利用焊锡14将瞬态电压抑制芯片11焊接于两导线架12的芯片承载部121之间时，焊锡14可能会外溢至瞬态电压抑制芯片11上，使得瞬态电压抑制芯片11可承载的功率降低，严重影响了瞬态电压抑制半导体10的封装可靠度。

此外，在制程中，封装体13成型时会产生向两侧拉扯的拉力并牵动导线架12，使得导线架12与瞬态电压抑制芯片11之间的结合强度下降，这不仅会降低瞬态电压抑制半导体10的封装可靠度，也会使瞬态电压抑制芯片11无法达到理想的可承载功率。

实用新型内容

为了克服现有技术的不足，本实用新型的目的在于提供一种可提到半导体元件可靠度、增加表面黏着型半导体承载功率的导线架结构及其构成的表面黏着型半导体封装结构。

本实用新型是通过以下技术方案来实现的：

一种导线架结构，包括第一接脚部、弯折部和第二接脚部，其中，第一接脚部为长形板体，其具有第一和第二两个端部，弯折部由上述第一端部延伸形成，同时形成一颈部，第二接脚部为方形板体，由上述颈部延伸形成，其具有一第三表面，第三表面上形成有方形凸部。

所述的第一接脚部和第二接脚部的宽度相同。

所述的第一接脚部与第二接脚部平行。

所述的第三表面上的方形凸部的截面积与芯片的方形焊接面的截面积大小近似。

所述的导线架的弯折部设置有穿孔。

一种表面黏着型半导体封装结构，包括一个芯片、两个导线架和一个封装体：

所述的芯片包含第一和第二两个表面，第一表面和第二表面上分别设有方形焊接面；

所述的导线架包括第一接脚部、弯折部和第二接脚部，其中，第一接脚部为长形板体，其具有第一和第二两个端部，弯折部由上述第一端部延伸形成，同时形成一颈部，第二接脚部为方形板体，由上述颈部延伸形成，其具有一第三表面，第三表面上形成有方形凸部，两个导线架的方形凸部分别与芯片的第一表面和第二表面焊接；

所述的封装体包覆芯片、两个导线架的第二接脚部、弯折部及第一端部。

所述的芯片为瞬态电压抑制芯片。

所述的第一接脚部和第二接脚部的宽度相同。

所述的第一接脚部与第二接脚部平行。

所述的第三表面上的方形凸部的截面积与第一表面和第二表面上的方形焊接面的截面积大小近似。

所述的导线架的弯折部设置有穿孔，所述的封装体穿设于穿孔之中。

所述的第二端部沿着与封装体对应的侧面和底面弯折形成折弯脚。

所述的封装体的底面中央部位形成一突出部，所述的突出部与所述的折弯脚位于同一平面上。

本实用新型的有益效果是：

可提高表面黏着型半导体的元件可靠度。

可避免封装体成型时所产生的压力冲击芯片，达到保护芯片的功效。

可使表面黏着型半导体达到理想的可承载功率。

附图说明

图1为公知的一种瞬态电压抑制半导体10封装结构的剖视图；

图2为公知的一种瞬态电压抑制半导体10封装结构的导线架12的局部俯视图；

图3为公知的一种瞬态电压抑制半导体10封装结构的导线架12的局部侧视图；