[发明专利]存储器系统

说明书

技术领域

本发明涉及一种通过使用非易失性半导体存储器配置的存储器系统。 

背景技术

作为配备有闪速存储器(闪速EEPROM)的存储器系统、作为用于计算机系统的外部存储器，固态驱动器(SSD)最近引起了关注。与磁盘单元相比，闪速存储器具有例如速度快和重量轻等优点。 

SSD包括多个闪速存储器芯片、响应于来自主机设备的请求而控制对各个闪速存储器芯片的读取和写入的控制器、用于执行在各个闪速存储器芯片与主机设备之间的数据传送的缓冲存储器、电源电路以及与主机设备的连接接口(例如，日本专利公开No.3688835)。 

但是，当设计SSD时，需要使用堆叠有多个存储器芯片的堆叠产品来增加数据容量，而控制芯片的引脚和安装占据的面积是有限的。在这样的堆叠产品中，为其内部的多个存储器芯片设置IO信号线和控制信号线，并且各信号线的负载容量随着存储器芯片的堆叠数目的增加而增加。 

当各信号线的负载容量增加时，由于IO信号和控制信号中的CR延迟而产生延迟。当使用经同步设计的控制器时，可以在低负载状态(其中堆叠的数目小)下锁存和输出从存储器读取的数据；然而，在高负载状态(其中堆叠的数目大)下，由于CR延迟而导致的数据的延迟的原因，可能不锁存和输出从存储器读取的数据。 

本发明的目标是提供一种存储器系统，即使当非易失性存储器中的信号线的负载容量增加时，该存储器系统也可以可靠地从非易失性存储器读取数据并输出数据。 

发明内容

为了解决上述问题并实现所述目标，根据本发明一个方面，一种存储器系统包括非易失性存储器、控制所述非易失性存储器的控制电路、控制所述控制电路的MPU、以及执行与主机通信的接口电路，其中所述控制电路包括：读取单元，其将读取使能信号(read enable signal)输出至所述非易失性存储器以读取数据；延迟单元，其使通过返回所述读取使能信号而获得的信号延迟且输出所述信号作为时钟；以及锁存单元，其通过使用从所述延迟单元输出的所述时钟而锁存并输出从所述非易失性存储器读取的所述数据。 

附图说明

图1是SSD的配置实例的框图； 

图2是在NAND存储器芯片中包括的一个块的配置实例的电路图； 

图3是驱动控制电路的内部硬件配置实例的框图； 

图4是将要写入NAND存储器的数据的格式的一个实例； 

图5是NAND I/F与NAND存储器之间的连接的说明图； 

图6是NAND存储器的负载容量和CR延迟的说明图； 

图7是NAND存储器的负载容量和CR延迟的说明图； 

图8是用于解释从NAND存储器读取数据的时序图； 

图9是完全同步设计电路的说明图； 

图10是当负载容量小时的时序图； 

图11是当负载容量大时的时序图； 

图12是为每一通道返回的RE信号的说明图； 

图13是根据本发明第一实施例的NAND I/F中的通道控制器中所包括的异步电路的一个实例的说明图； 

图14是根据第一实施例的异步电路的时序图的实例； 

图15是根据本发明第二实施例的NAND I/F中的通道控制器中所包括 的异步电路的一个实例的说明图； 

图16是根据第二实施例的异步电路的时序图的实例； 

图17是可编程延迟元件的分接头(tap)的数目的设定方法的说明图； 

图18是该可编程延迟元件的配置实例； 

图19是时序图，用于解释这样的情况：当改变该可编程延迟元件的分接头的数目时由第二时钟锁存IO信号； 

图20是流程图，用于解释在生产时修整测试(trimming test)的第一实例； 

图21是基于修整测试的结果判定可编程延迟元件的DLY分接头的数目的方法的说明图； 

图22是流程图，用于解释在生产时修整测试的第二实例； 

图23是基于修整测试的结果判定可编程延迟元件的DLY分接头的数目的方法的说明图；以及 

图24是流程图，用于解释在生产时修整测试的第三实例。 

具体实施方式