[发明专利]使用自动产生屏蔽与多重屏蔽层图案化单一集成电路层

说明书

【相关申请】

本发明与2008年7月23日申请的美国专利申请案每12/178,471(现为美国专利第7,560,210号)、名称为“使用多重遮罩与多重遮罩层图案化单积体电路层”以及2006年5月24日申请的美国专利申请案第11/420,217号(现为美国专利第7,537,866号)、名称为“使用多重遮罩与多重遮罩层图案化单积体电路层”有关，两者皆以引用形式并入本文。

技术领域

本发明与形成集成电路(IC)的特征有关，且特别是有关于以具有成本效益的方法在IC中达成特定特征的次波长分辨率。

背景技术

在设计集成电路(IC)时，工程师一般依赖计算机仿真工具以助于产生含有个别电路组件的概要电路设计，其中个别电路组件电耦接在一起以执行特定功能。为于半导体基板中实际完成此一基体电路，电路设计必须转换为实体表示或布局，其本身可转移至一系列模板(例如：屏蔽)上，用以连续图案化半导体基板表面中或表面上的膜层。计算机辅助设计(CAD)工具辅助布局设计者将电路设计转换为一系列的二维图案，其将定义IC的组件层，例如主动组件区、闸极电极、接触孔、金属互连等。

用于将布局图案转移至半导体基板表面的一种方法是使用光学微影(光微影，photolithography)制程，其中所述布局图案首先转移至一实体模板上，其接着用以将布局图案光学投影至半导体基板(下称晶圆)的表面上。

在将集成电路布局转移至实体模板上时，一般会针对每一层集成电路层产生一屏蔽。举例而言，代表一特定层(例如闸极电极层)的布局图案的数据可输入至一电子束仪器中，其将布局图案写至一空白屏蔽上；在屏蔽产生后，其用以将布局图案一次一个地光学投影至许多晶圆上。此一光学投影是藉由透过屏蔽闪光至晶圆上而进行；光学镜片及/或反射镜(mirrors)可用以将屏蔽影像引导、缩小及/或聚焦在晶圆表面上。在曝光之前，晶圆先涂覆以一光阻材料屏蔽层，其可抗蚀刻，且因此也称为光阻。

对于二元屏蔽而言，光通过屏蔽的干净区域，藉以曝光这些区域中的光阻涂层。相对的，光受到二元屏蔽的不透光区域阻挡，藉以使这些区域中的光阻涂层未受曝光。当光阻涂层接着在一化学溶液中显影时，即可选择性移除经曝光区域(对于正光阻而言)或未受曝光区域(对于负光阻而言)。最后的结果是，晶圆会被涂以一光阻层，其显现出一所需图案以定义一下方层或一上方层的几何、特征、线路与形状。接着分别在处理(例如：蚀刻)所述下方层光阻层或在沉积所述上方层后移除光阻层；这种光微影制程是用以定义各集成电路层，其一般是针对每一层使用一个别屏蔽。

图1说明了长度(对数方式)对年度的关系图100。如图所示，在1996年以前，用于光微影(以曲线101表示)以于晶圆上定义特征的光波长小于集成电路的最小微影定义特征尺寸(以曲线102表示)，亦即，直到接近0.25μm(最小半线距)技术节点为止。在这段期间，布局图案的合成以及其自屏蔽转移至晶圆都是相对为直向而具最小扭曲量。举例而言，图2说明了在0.25μm(250nm)技术节点处的特征204、205与206，其分别产生于设计阶段201、屏蔽阶段202与晶圆阶段203。在此技术节点上，屏蔽仅可包括代表相应膜层的所需布局图案的几何形状。

如关系图100(图1)所示，在0.25μm技术节点之后，最小特征尺寸已渐小于光微影中所使用的光波长；因此，在最近制造的许多CMOS(互补型金属氧化物半导体)集成电路装置中，最小特征尺寸(例如：晶体管的最小闸极长度L_gmin)即比为定义而进行的光微影制程中所使用的光波长小了许多。在这种次波长光微影方式中，在屏蔽阶段202即需要分辨率增强技术(RETs)以于晶圆上达成所需的布局图案，亦即在晶圆阶段203。

举例而言，如图2所示，在0.18μm(180nm)技术节点，设计特征207(当其仅产生作为屏蔽特征208时)会导致定义不佳的晶圆特征210。为了达到可接受的定义，可使用分辨率增强技术(例如：规则式光邻近校正OPC与模型式OPC)以产生经OPC校正的屏蔽特征209，其接着可用以产生一晶圆特征211。规则式OPC特征可包括截线(serifs)、锤头线(hammerheads)与辅助条(assist bars)。在模型式OPC中，可移动设计特征的边缘片段。在其他OPC方式中，可修饰原始设计特征以补偿邻近效应。