[发明专利]时钟控制电路以及发送机有效
| 申请号： | 200980101081.1 | 申请日： | 2009-12-09 |
| 公开（公告）号： | CN101868948A | 公开（公告）日： | 2010-10-20 |
| 发明（设计）人： | 秋田浩伸 | 申请（专利权）人： | 哉英电子股份有限公司 |
| 主分类号： | H04L25/02 | 分类号： | H04L25/02;H04L7/04 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 黄纶伟 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 时钟 控制电路 以及 发送机 | ||
1.一种时钟控制电路，其特征在于具有：
时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的所述第1时钟和所述第2时钟；以及
FIFO部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第1时钟、在所述外部电路中与所述第1时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第2时钟，并将所述并行数据信号与所述第2时钟同步输出。
2.根据权利要求1所述的时钟控制电路，其特征在于，
所述时钟生成部配置在比所述外部电路靠近所述FIFO部的位置上。
3.根据权利要求1或2所述的时钟控制电路，其特征在于，
所述时钟生成部具有生成所述第1时钟的第1时钟生成部、和生成所述第2时钟的第2时钟生成部，
并具有相位调整电路，该相位调整电路生成用于使所述第1时钟与所述第2时钟的相位一致的第1控制信号和第2控制信号，并将所生成的所述第1控制信号输出到所述第1时钟生成部，将所述第2控制信号输出到所述第2时钟生成部。
4.根据权利要求1～3中任意一项所述的时钟控制电路，其特征在于，
所述时钟生成部具有倍增电路，该倍增电路输入所述第1时钟，并对该第1时钟进行倍增后输出。
5.根据权利要求1～4中任意一项所述的时钟控制电路，其特征在于，
所述时钟生成部具有分频电路，该分频电路输入所述第1时钟，并对该第1时钟进行分频后输出。
6.一种发送机，其特征在于具有：
时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的所述第1时钟和所述第2时钟；
FIFO部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第1时钟、在所述外部电路中与所述第1时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第2时钟，并将所述并行数据信号与所述第2时钟同步输出；以及
串行传输信号生成部，其输入从所述FIFO部与所述第2时钟同步输出的所述并行数据信号，并将该并行数据信号转换为串行数据信号后输出。
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