[发明专利]具有减小的电荷通量的非易失性存储器

说明书

技术领域

本发明总体上涉及非易失性存储器，更具体来讲，涉及具有减小的电荷通量(fluence)的非易失性存储器。

背景技术

薄膜贮存非易失性存储器阵列存在着电荷陷阱(trap-up)的问题。具体来讲，重复地写入/擦除循环导致电子被陷阱捕获在薄膜贮存单元的电介质层中。这是因为每当对存储器单元进行擦除和编程时，电子被隧穿进和隧穿出存储器单元的悬浮栅。正隧穿的一些电子被陷阱捕获在悬浮栅的电介质层中。被陷阱捕获的电子降低了非易失性存储器的写入/擦除的耐久性。被陷阱捕获的电子的数量随着阈值电压窗口而变化，即，随着处于编程状态的存储器单元的阈值电压和处于擦除状态的存储器单元的阈值电压之差而变化。常规的非易失性存储器具有大的阈值电压窗口，由此导致大量的电子被陷阱捕获在与这些非易失性存储器对应的薄膜贮存单元的电介质层中。如以上所说明的，这样降低了这种非易失性存储器的写入/擦除的耐久性。

因此，需要一种具有减小的电荷通量的非易失性存储器。

附图说明

通过附图，以示例性的方式而不是限制性的方式来示出本发明，在附图中，类似的标号表示类似的元件。图中的元件是为了简便和清楚起见示出的，并且不必按比例绘制。

图1示出示例性非易失性存储器的框图；

图2示出图1中的示例性非易失存储器的一部分的图示；

图3示出用于图1中的示例性非易失性存储器的示例性寻址方案的图示；

图4示出用于评估图1中的非易失性存储器的示例性方法的流程图；

图5示出用于图1中的示例性非易失性存储器的示例性存储器位单元(bitcell)的图示；以及

图6示出用于图1中的示例性非易失性存储器的示例性位线的图示。

具体实施方式

如本文所使用的，术语“总线”是指可用于传输诸如数据、地址、控制或状态的一种或多种类型的信息的多个信号或导体。本文所讨论的导体可以被图示或描述为单个导体、多个导体、单向导体或双向导体。然而，不同的实施例可以变化导体的实施方式。例如，可以使用单独的单向导体而非双向导体，反之亦然。另外，可以利用串行地或者采用时分复用方式来传输多个信号的单个导体来替代多个导体。同样，携载多个信号的单个导体可以被分成携带这些信号的子集的多个不同导体。因此，对于传输信号，存在许多选择。

当涉及使信号、状态位或类似装置的表达分别成为其逻辑真或逻辑假状态时，本文使用术语“断言”(assert)或“设置”和“否定”(或“否认”或“清除”)。如果逻辑真状态是逻辑电平1，则逻辑假状态是逻辑电平0。并且，如果逻辑真状态是逻辑电平0，则逻辑假状态是逻辑电平1。

本文描述的每个信号可以被设计为正或负逻辑，其中，可以用信号名称上方的横线或名称后的星号(*)表示负逻辑。就负逻辑信号而言，信号是低位有效的，其中逻辑真状态对应于逻辑电平0。就正逻辑信号而言，信号是高位有效的，其中逻辑真状态对应于逻辑电平1。本文描述的任何信号可以被设计为负和正逻辑信号中的任一者。因此，在可供选择的实施例中，被描述为正逻辑信号的这些信号可以被实现为负逻辑信号，并且被描述为负逻辑信号的这些信号可以被实现为正逻辑信号。

通过实例的方式，具有不同所需特性的两个不同的非易失性存储器单元的特征在于具有不同的跨导。使用第一通量对集成电路的第一非易失性存储器(NVM)位进行编程/擦除循环。第一NVM位具有第一跨导。使用第二通量对集成电路的第二NVM位进行编程/擦除循环。如本文所使用的，术语“通量”是指贯穿单元区域的电子和空穴的数量，或者是跨过单元区域的电子或空穴的流速的任何其它量度。第二NVM位具有第二跨导。第一跨导大于第二跨导。第二通量大于第一通量。结果是，在跨导较高的第一NVM位中出现的陷阱捕获较少，因此第一NVM位具有较高的耐久性。希望耐久性较低的第二NVM位较小，由此由于其具有较低的跨导而比较便宜。

在一个方面，提供了如下一种方法，该方法包括使用第一通量对集成电路的第一非易失性存储器(NVM)位进行编程/擦除循环，其中，第一NVM位具有第一跨导。该方法还包括使用第二通量对集成电路的第二NVM位进行编程/擦除循环，其中，第二NVM位具有第二跨导，并且其中第一跨导大于第二跨导并且第二通量大于第一通量。