[发明专利]在室温下运行的单电子晶体管及其制造方法

说明书

技术领域

本方法涉及一种在室温下运行的单电子晶体管(SET)及其制造方法，更具体地来说，涉及这样一种在室温下运行的单电子晶体管及其制造方法，其能够通过使用纳米结构来形成硅化物量子点(QD)并将栅极置于量子点上，将由栅极引起的栅极电压对隧道阻挡层的影响最小化，并且有效地控制量子点的电位并提高操作效率。

背景技术

在半导体技术中，为了存储大量的信息，正在开发高集成、高速度、和低功率半导体器件。技术的发展导致的半导体器件的缩小处理势必会遇到物理限制。期待用单电子晶体管(其使用在这种临界点出现的单电子隧穿现象)代替互补金属氧化物半导体(CMOS)器件。为了将单电子晶体管应用到下一代万亿级集成电路器件中，已经积极地开展了对单电子晶体管的研究。

因为电子晶体管要利用隧穿现象，所以该单电子晶体管必须包括量子点和源极(同样还有漏极)之间的隧道阻挡层。当栅氧化膜形成时，该隧道阻挡层自然会通过图案相依氧化(PADOX)处理形成。

近来，随着集成电路的快速发展，具有高级信息处理功能的电脑、便携式终端等等广泛普及。由于这些具有高级功能的设备要求高功耗，所以要求具有低功耗、以及高集成密度的半导体器件。

为了符合这些需要开发的一种技术是单电子晶体管。单电子晶体管的优点在于它可以在很大程度上将功率消耗降低到微瓦等级，借此，由于其可以使用一个电子控制ON/OFF开关电流，从而易于高度集成。

然而，单电子晶体管具有以下问题：

1)由于控制是通过一个电子完成，为了有效控制单电子，单电子晶体管要求良好的电极结构。

2)单电子晶体管利用隧穿现象控制通过形成在源极和漏极之间的隧道阻挡层的单电子，但是隧道阻挡层在栅氧化膜形成时自然形成，这就使得很难有意识地控制隧道阻挡层的高度和宽度。

3)栅极被用于使用形成的隧道阻挡层来控制量子点的电位。在这里，因为栅极会影响隧道阻挡层，所以传统的单电子晶体管仅能在低温下运行。

4)特别是，形成栅极以覆盖源极和漏极区域以及量子点。这样，施加到栅极的电位不仅改变了量子点的电位，还影响了形成在量子点左侧和右侧的隧道阻挡层。

5)当如上所述的栅极电压增加时，隧道阻挡层的高度下降。结果是，库仑振荡的特性变差。

发明内容

因此，考虑到上述出现在传统技术中的问题而做出了本发明，并且本发明的目的是提供一种在室温下运行的单电子晶体管及其制造方法。更具体地来说，本发明的目的是提供这样一种在室温下运行的单电子晶体管(SET)及其制造方法，其能够通过使用纳米结构形成硅化物量子点并将栅极置于量子点上，将栅极引起的栅极电压对隧道阻挡层的影响最小化，并且有效地控制量子点(QD)的电位。

单电子晶体管的制造方法包括以下步骤：第一步，在基板的上导电层之上形成纳米线结构(nano-wire structure)，在该基板中堆叠下导电层、第一绝缘薄膜和上导电层；第二步，使用纳米结构作为掩模将杂质注入上导电层；第三步，在上导电层之上形成第二绝缘薄膜，从而覆盖了纳米线结构；第四步，蚀刻上导电层和第二绝缘层，从而形成量子点；第五步，通过热氧化处理形成第三绝缘薄膜，以包围量子点；第六步，在量子点之上形成栅极。

量子点通过完全蚀刻纳米线结构和第二绝缘薄膜，并且接着蚀刻上导电层的一部分厚度而形成，或者，量子点还可以通过部分蚀刻纳米线结构以及上导电层和第二绝缘薄膜而形成。

制造单电子晶体管的另一种方法包括：第一步，在基板之上限定纳米线结构；第二步，在基板之上形成第二绝缘薄膜，使得覆盖纳米结构；第三步，通过蚀刻形成沟槽，使得暴露纳米结构，从而形成量子点；第四步，在第二绝缘薄膜和沟槽的表面上形成具有等厚度的第三绝缘薄膜；以及第五步，在沟槽31中形成栅极，使得栅极位于量子点之上。

该第一、第二、和第三绝缘薄膜是氧化薄膜或者绝缘薄膜，以及导电层是硅。

在第四步和第五步之间，可以进一步包括：第六步，蚀刻通过沉积处理形成的第三绝缘薄膜的平面层；以及第七步，在蚀刻第二绝缘薄膜和第三绝缘薄膜之后，使用栅极作为掩模，将杂质注入量子点以外的区域。

在第一绝缘层之下进一步包括用作下部栅极的下导电层。

第七步进一步包括：在栅极中形成侧壁隔离件(sidewall spacer)，并且其特征在于使用栅极和侧壁作为掩模。