[发明专利]包含耐栅极短路的鳍式晶体管的装置及其制作方法

说明书

技术领域

本发明的实施例一般来说涉及电子装置，且更具体来说，在某些实施例中涉及鳍式晶体管。

背景技术

鳍式场效晶体管(finFET)经常围绕从衬底大体上垂直上升的鳍(例如，高且薄的半导电部件)构建。通常，栅极通过沿鳍的一个侧保形地向上行进翻越顶部并沿鳍的另一侧向下行进而跨越所述鳍。在一些实例中，所述栅极经安置倚靠所述鳍的侧且并不延伸翻越顶部。一般来说，源极及漏极位于栅极的对置侧上，靠近鳍的两端。在操作中，通过选择性地给栅极通电来控制穿过源极与漏极之间的鳍的电流。

一些finFET包含通过侧壁间隔件过程形成的栅极。在此过程的一些版本中，通过用保形、导电膜覆盖鳍且然后各向异性蚀刻所述导电膜来形成栅极。在所述蚀刻期间，比从垂直表面快地从水平表面移除所述导电材料。因此，所述导电材料的一部分残留倚靠鳍的垂直侧壁，由此形成栅极。此过程的优点为相对于经常经受对准及分辨率约束的通过光刻图案化的栅极可形成相对窄的栅极。

尽管通过侧壁间隔件过程形成栅极避免了一些过程问题，但其可引入其它失效机制。鳍的侧壁经常成角度而非垂直，因为所述鳍通过小于完全各向异性的蚀刻而形成。这些成角度的侧壁可使侧壁间隔件的过程窗口变窄，且在一些情况下使其闭合。所述角度使邻近鳍的基底彼此更靠近地放置，且当保形膜沉积于此较窄间隙中时，所述膜的覆盖所述邻近侧壁的部分可联合，因此在所述间隙中形成具有较大垂直厚度的膜。在所述间隙中所述膜可变得如此厚以至于侧壁间隔件蚀刻不会移除邻近栅极之间的所有导电膜。所得导电残余物可形成使邻近finFET短路且降低合格率的衍条。

附图说明

图1到27图解说明根据本发明的实施例的制造过程；及

图28到37图解说明根据本发明的实施例的另一制造过程。

具体实施方式

如图1所图解说明，制造过程以提供衬底102开始。衬底102可包含半导电材料，例如，单晶或多晶硅、砷化镓、磷化铟或具有半导体特性的其它材料。另一选择为或另外，衬底102可包含电子装置可构造于其上的非半导体本体，例如，塑胶或陶瓷工作表面等本体。术语“衬底”囊括处于各个制造阶段的这些结构，且可包含任何包括半导电材料的材料，包含未处理的整个晶片、部分处理的整个晶片、完全处理的整个晶片、经切割晶片的一部分或经封装电子装置中的经切割晶片的一部分。

在此实施例中，衬底102包含上部掺杂区104及下部掺杂区106。上部掺杂区104及下部掺杂区106可经不同掺杂。举例来说，上部掺杂区104可包含n+材料且下部掺杂区106可包含p-材料。上部掺杂区104的深度在衬底102的一显著部分上可大体上均匀，例如遍及存储器装置的阵列区域的一显著部分。上部掺杂区104及下部掺杂区106可通过植入或扩散掺杂剂材料来掺杂。另一选择为，或另外，可在生长或沉积衬底102的全部或部分期间掺杂这些区104或106中的一者或两者，例如在外延沉积半导电材料期间或在生长从其割切晶片的半导电晶锭期间。如下文所阐释，上部掺杂区104可提供用于形成晶体管的源极及漏极的材料且下部掺杂区106可提供用于形成所述晶体管的通道的材料。

可在衬底102中形成深隔离沟槽108及浅沟槽110，如图2所图解说明。这些沟槽108及110大体上可沿Y方向延伸。一个或一个以上浅沟槽110可插入于若干对深隔离沟槽108之间。在一些实施例中，浅沟槽110可比上部掺杂区104深以分离随后形成的源极及漏极。另外，深隔离沟槽108可比浅沟槽110深得多以隔离随后形成的晶体管。

深隔离沟槽108及浅沟槽110可界定衬底102的若干尺寸。浅沟槽110具有小于或大体上等于F(图案化所述深隔离沟槽的设备的分辨率，例如，光刻分辨率限制)的宽度112。类似地，深隔离沟槽108可具有小于或大体上等于F的宽度114，且深隔离沟槽108可与浅沟槽110间隔开小于或大体上等于F的宽度116。在一些实施例中，这些宽度112、114及116中的一者或一者以上或全部小于或大体上等于3/4F，、1/2F或1/4F。沟槽108及110以周期118重复，周期118在一些实施例中小于或大体上等于4F、2F或1F。深隔离沟槽108及浅沟槽110可具有大体上矩形或梯形横截面，且在一些实施例中，其横截面可跨越沿Y方向的某一距离(举例来说，跨越大于一个、两个、五个或多个晶体管长度的距离(例如，对应于随后形成晶体管的最大尺寸的距离))大体上均匀。