[发明专利]具有空腔界定栅极的装置及其制造方法

说明书

技术领域

本发明的实施例大体涉及电子装置，且更具体来说，在特定实施例中，涉及鳍式场效晶体管。

背景技术

鳍式场效晶体管(finFET)经常建置于从衬底大体垂直地上升的鳍片(例如，高薄半导电部件)周围。通常，栅极通过共形地沿着鳍片的一侧向上、越过顶部且沿着鳍片的另一侧向下而横越鳍片。在一些情况下，栅极被安置成与鳍片的侧相抵且不越过顶部而延伸。通常，源极和漏极位于栅极的在鳍片的末端附近的相对侧上。在操作中，穿过源极与漏极之间的鳍片的电流是通过选择性地激励栅极而加以控制。

一些finFET包括通过侧壁-隔片工艺而形成的栅极。在此工艺的一些型式中，通过以共形导电薄膜覆盖鳍片且接着各向异性地蚀刻导电薄膜而形成栅极。在蚀刻期间，导电材料从水平表面比从垂直表面更快速地被移除。因此，导电材料的一部分保持与鳍片的垂直侧壁相抵，借此形成栅极。此工艺的优点在于：相对于通过经常经受对准和分辨率约束的光刻而图案化的栅极，可形成相对较窄的栅极。

尽管通过侧壁-隔片工艺形成栅极会避免一些工艺问题，但其可引入其它故障机制。由于鳍片是通过较不完全地各向异性的蚀刻步骤而形成，因此鳍片的侧壁经常成角度而非垂直。这些成角度侧壁可使用于侧壁隔片工艺的工艺窗口变窄，且在一些状况下可将其关闭。所述角度将邻近鳍片的基底置放成较接近于彼此，且当共形薄膜沉积于此较窄间隙中时，薄膜的覆盖邻近侧壁的部分可接合，从而在间隙中形成具有较大垂直厚度的薄膜。薄膜可在间隙中变得如此厚，以至于侧壁-隔片蚀刻未移除邻近栅极之间的所有导电薄膜。所得导电残余物形成使邻近finFET短路且降低产量的纵梁(stringer)。

附图说明

图1到图24说明根据本技术的实施例的制造工艺的实例。

具体实施方式

以上所论述的一些问题可通过新制造工艺的特定实施例而得以减轻。在以下所描述的一个实施例中，栅极是沿着鳍片的侧而形成于绝缘孔洞中。此实施例的孔洞是通过形成呈栅极的形状的碳质模具、以绝缘体覆盖碳质模具且接着通过燃烧模具而从绝缘体下方移除碳质模具进行构造。接着对所得空腔至少部分地填充栅极绝缘体和导电栅极材料以形成晶体管。由于空腔是在栅极形成之前彼此绝缘，因此栅极被认为不太可能短路到其它栅极。以下参考图1到图24来描述此工艺和其它工艺。

如由图1所说明，制造工艺通过提供衬底110而开始。衬底110可包括半导电材料，例如，单晶硅或多晶硅、砷化镓、磷化铟，或具有半导体性质的其它材料。或者，或另外，衬底110可包括可构造有电子装置的非半导体表面，例如，塑料或陶瓷工作表面。术语“衬底”涵盖在各种制造阶段中的主体，包括未经处理的全晶片、经部分处理的全晶片、经完全处理的全晶片、经分割晶片的一部分，或已封装电子装置中的经分割晶片的一部分。

在此实施例中，衬底110包括上部掺杂区112和下部掺杂区114。上部掺杂区112与下部掺杂区114可经不同地掺杂。举例而言，上部掺杂区112可包括n+材料且下部掺杂区114可包括p-材料。上部掺杂区112的深度可在衬底110的一实质部分上(例如，贯穿(例如)存储器装置的阵列区域的一实质部分)为大体均匀的。上部掺杂区112和下部掺杂区114可通过植入掺杂物材料或使掺杂物材料扩散而形成。或者，或另外，这些区112和/或114中的一者或两者可在衬底110的全部或一部分的生长或沉积期间(例如，在半导电材料的外延沉积期间或在晶片可被切割自的半导电铸锭的生长期间)被掺杂。如以下所解释，上部掺杂区112可提供用以形成晶体管的源极和漏极的材料，且下部掺杂区114可提供用以形成晶体管的沟道的材料。

紧接着，如由图2所说明，形成深沟槽掩模116，且如由图3所说明，蚀刻深隔离沟槽118。深沟槽掩模116可为光致抗蚀剂或硬掩模，且深沟槽掩模116可通过光刻设备或其它类型的光刻设备(例如，纳米压印系统或电子束系统)而进行图案化。深沟槽掩模116包括具有通常等于或小于1/4F、1/2F或F的宽度120的大体线性且大体平行的经暴露区，以及具有通常等于或小于3/4F、3/2F或3F的宽度122的经遮蔽区，其中F为用以使深沟槽掩模116图案化的系统的分辨率。