[发明专利]可缩放电可擦除及可编程存储器

说明书

相关申请

本申请是2006年9月5日提交的美国专利申请第11/470,245号的部分延续。

发明领域

本发明涉及电可擦除及可编程存储器(EEPROM)单元。

相关技术

图1是示出包括电可擦除及可编程存储器(EEPROM)单元101-104的2x2阵列的常规存储器系统100的电路图。EEPROM单元101-104分别包括CMOS存取晶体管分别是111-114以及非易失性存储器(NVM)晶体管121-124。存取晶体管111和113的漏极耦合到漏极(位线)端子D1。类似地，存取晶体管112和114的漏极耦合到漏极(位线)端子D2。存取晶体管111-114的源极分别耦合到NVM晶体管121-124的漏极。NVM晶体管121-124的源极共同耦合到源极端子S12。存取晶体管111-112的选择栅极被共同连接到选择线SL1，并且存取晶体管113-114的选择栅极被共同连接到选择线SL2。NVM晶体管121-122的控制栅极被共同连接到控制线CL1，并且NVM晶体管123-124的控制栅极共同连接到控制线CL2。

图2是EEPROM单元101和外围晶体管201和202的横截面图。外围晶体管201-202位于与EEPROM单元101-104相同的芯片上，并且通常用于存取这些EEPROM单元。外围晶体管201包括源极211、漏极212、控制栅极210、以及栅极介电层213。栅极介电层213具有鉴于用于控制外围电路的第一电压而选择的第一厚度T1。例如，厚度T1可以是75埃或更少，这取决于工艺。类似地，外围晶体管202包括源极221、漏极222、控制栅极220、以及栅极介电层223。栅极介电层223具有鉴于用于控制外围电路的第二电压而选择的第二厚度T2。例如，厚度T2可以是300埃以处理15伏的控制电压。

存取晶体管111包括具有第二厚度T2的栅极介电层231。选择栅极SG1位于该栅极介电层231之上。NVM晶体管121包括栅极介电层232，其大部分具有接近于第二厚度T2的厚度。介电层232包括具有大约100埃的第三厚度T3的薄介电隧道区233。存储电荷的浮动栅极FG1位于栅极介电层232(包括隧道介电区233)之上。隧道介电区233位于高掺杂N+区235之上，该高掺杂N+区235是由存取晶体管111和NVM晶体管121共享的n型源极/漏极扩散的延伸。具有厚度T4的多晶硅间介电层234位于浮动栅极FG1之上。控制栅极CG1位于多晶硅间介电层234之上。栅极介电层234的厚度T4是鉴于用于控制NVM晶体管121的电压而选择的。例如，介电层234可以是带有大约200埃的等效二氧化硅厚度的合成电介质(氧化物-氮化物-氧化物)以处理大约15伏的编程电压。EEPROM单元102-104与EEPROM单元101相同。

为了擦除EEPROM单元101和102，将高编程电压VPP(大约15伏的数量级)施加到控制线CL1以及选择线SL1。漏极端子D1-D2以及源极端子S12接地。在这些条件下，NVM晶体管121-122的浮动栅极耦合到编程电压VPP的一部分，该部分电压足以从底层扩散延伸区235产生穿过薄栅极介电区233的隧道电流。因此，NVM晶体管121-122中的隧道电流将使得过多电子被俘获到这些NVM晶体管的浮动栅极中。这些被俘获的电子提高了NVM晶体管121-122的阈值电压(即，擦除NVM晶体管121-122)。EEPROM单元101-102可独立于EEPROM单元103-104被擦除。或者，EEPROM单元103-104可与EEPROM单元101-102同时被擦除。

为了对EEPROM单元101进行编程，将高编程电压VPP(15伏)施加到漏极端子D1和选择线SL1。控制线CL1和选择线SL2接地。源极端子S12以及漏极D2保持浮动。在这些条件下，存取晶体管111导通，并且将高编程电压VPP施加到NVM晶体管121的漏极延伸区235。薄栅极电介质区233两端的高电压使得电子从浮动栅极FG1中被移出，从而使得该晶体管具有相对较低的阈值电压。