[发明专利]半导体存储器及其制造方法

说明书

技术领域

本发明涉及半导体存储器及其制造方法，更具体而言，涉及包括三维排列的存储器基元(memory cell)的半导体存储器及其制造方法。

背景技术

闪速存储器被广泛用作在蜂窝电话、数码相机、USB(通用串行总线)存储器、硅音频播放器等等中的高容量数据存储，并且随着因快速的按比例缩小使得每位的制造成本降低而持续扩大市场。此外，还迅速浮现出了新的应用，实现了其中按比例缩小和制造成本降低发现新市场的良性循环。

特别地，NAND闪速存储器允许多个有源区(下文中也称为“AA”)共享栅极导体(下文中也称为“GC”)，由此基本上实现具有4F²的基元面积的交叉点基元，其中F为最小加工尺寸，并且由于其具有简单的结构，因而正被迅速地按比例缩小。因为这伴随着按比例缩小而降低了每位成本，NAND闪速存储器已经被广泛地用于存储应用，例如，上述USB存储器和硅音频播放器，并被预期在将来可以代替HDD(硬盘驱动器)和其他主存储器。因此，近来，NAND闪速存储器引领了半导体微制造，并且即使在批量生产中，最小加工尺寸也已经达到70nm或更小。虽然技术困难随着按比例缩小而迅速增加，但在将来仍然存在对迅速按比例缩小的需求，其中大约每1.5年基元面积会减半。

然而，在将来同样存在对闪速存储器推进按比例缩小的各种问题。如下列出了这些问题。

(1)光刻技术的发展不能赶上快速的按比例缩小。在目前状态下，光刻装置的市场发布之后立即开始批量生产。在将来，需要光刻技术继续像目前一样地增加位密度。

(2)伴随按比例缩小的器件尺寸减小导致短沟道效应和窄沟道效应急剧地变得显著，这使得难以逐代(generation)地确保非易失性存储器的可靠性和快速操作。

(3)通过伴随按比例缩小的器件尺寸减小，可以预言，在将来，原子数目的统计波动例如会劣化器件特性或改变器件特性。

由于上述问题(1)到(3)，通过简单地仅仅在水平面中按比例缩小，在将来可能难以持续增加位密度。

在该上下文中，多层存储器被考虑为这样的半导体存储器的结构，其可以实现存储器元件的更高位密度而不完全依赖于光刻技术中的按比例缩小(参见例如专利文件1)。专利文件1公开了一种连续地层叠多个存储器层的方法。然而，该技术基于逐层地层叠存储器层。因此，存储器层的数目的增加会导致制造步骤数目增加，并且还会导致制造成本增加。由此，该技术具有每位制造成本的问题。

为了克服这些问题，提出了一种新的多层闪速存储器(参见专利文件2和非专利文件1)。在该存储器中，在衬底上交替地层叠介电膜和电极膜，然后同时形成通孔。在该通孔的侧表面上形成用于保持电荷的电荷存储层，并且在通孔的内部填充柱(pillar)形电极。由此，存储器基元在柱形电极与电极膜之间的交叉处三维地排列。此外，在最上面的电极膜上设置沿一个方向延伸的多个选择栅极线，并且将沿另一方向延伸的多个位线设置在所述多个选择栅极线上方并使其被连接到柱形电极的上端部，这允许选择任意的柱形电极。另一方面，电极膜被分别连接到不同的字互连，这允许选择任意的电极膜。因此，可以选择任意的存储器基元来写入和读取数据。

与在专利文件1中描述的上述多层存储器相比，该技术对于诸如AA和GC的每一个精细部件仅仅包括一个光刻步骤，而与叠层的数目无关。因此，有利地，每位的制造成本随着叠层的数目的增加而减小。此外，基元晶体管为SGT(环绕栅极晶体管(surrounding gate transistor))，其中栅极电极完全围绕柱形硅沟道。SGT的特征在于其对沟道的强控制，使得短沟道效应减小，并为多值(multilevel)操作做好准备。

然而，为了选择以阵列形式排列的沟道硅柱中的任意一个，需要在平面中以带式配置(banded configuration)设置各选择栅极。

专利文件1：JP-A-H07-235649

专利文件2：JP-A-2007-266143

非专利文件1：H.Tanaka，M.Kido，et al.“Bit Cost ScalableTechnology with Punch and Plug Process for Ultra High Density FlashMemory”2007Symposium on VLSI Technology Digest of TechnicalPapers，p.14-15

发明内容

本发明所要解决的问题