[发明专利]高性能存储器编译器中的高级位线跟踪

说明书

技术领域

本发明涉及存储器电路。更具体地说，本发明涉及编译器存储器中的时序控制。

背景技术

一般来说，在存储器读取操作中，在活动时钟边沿处，产生内部时钟信号，激活自计时跟踪，停用位线预充电信号，且锁存输入地址。一旦经解码，就接通字线，且在选择所述字线的同时使位线到期(mature)。自计时位线的放电将产生RESET信号，所述RESET信号用以使内部时钟复位，且因此启用读出放大器，停用所述字线，且激活位线预充电。所启用的位线读出放大器从到期的位线感测差分电压，且将所读取的数据传递到数据锁存器和输出缓冲器。

获得恰当的感测容限(即，差分电压)是重要的。如果感测容限过小，即位线到期时间过短(因为自计时间隔不够长)，那么读出放大器可能不能够准确地确定存储在所存取的存储器单元中的数据值。因此，位线必须在足够长的周期内到期，以实现最小位线电压差分。另一方面，如果到期时间比必要的时间长，那么浪费电力，因为即使在已获得所要的位线电压差分之后，位线仍继续充电。

应使感测时序优化以获得恰当的设置时间。如果感测延迟得过多，那么设置时间将被延迟。因此，对于快速存储器，优选在循环中尽可能早地起始感测启用时间。然而，如上文所述，早感测的问题在于，感测容限将较小，从而潜在地引起工艺变化中的问题。

此情形在编译器存储器中更复杂，因为不同大小的存储器将具有不同的最佳位线到期时间。对于大小较小的存储器，信号传播延迟很短。因此，字线一升高，位线就将快速到期，且感测可较早地起始。对于大存储器，位线容量将较大，且位线将较慢地到期。因此，感测必须等待，直到较长的传播延迟之后。

因为不同大小的存储器中的最佳感测时间不同，所以恰当地跟踪位线和字线是重要的。此外，随着技术按比例缩小且装置变得较小，存储器位单元中存在显著的工艺变化。跟踪存储器内部时序以保证高性能和高良率两者成为挑战。

通常，执行例如蒙地卡罗模拟(Monte Carlo simulation)等模拟来确定出现在特定工艺中的感测容限的量。基于模拟结果，可针对各种存储器大小估计感测启用时间。然而，模拟具有其不考虑真实世界情况的缺点。因此，优选实际地跟踪延迟以确定感测容限。

图1和图2中说明一种常规位线跟踪方案。图1是现有技术存储器的框图，现有技术存储器包括存储器阵列110、控制块120、预解码器130、行解码器与字线驱动器140以及虚拟字线驱动器150。还提供读出放大器160和数据输出缓冲器170。存储器阵列110包括虚拟字线DWL和虚拟列，所述虚拟列具有虚拟位线DBL和虚拟位线条DBLB以及虚拟位单元112。提供字线WL[n]到WL[0]。存储器阵列110还包括众多位单元114、位线BL和位线条BLB，仅描绘每一者中的一者。还提供可编程虚拟下拉装置116。可编程虚拟下拉装置116具有与真实位单元114相同的特性。

在六门延迟之后，字线WL[n]到WL[0]从控制块接收内部时钟信号ICLK。六门延迟是因内部时钟信号ICLK穿过预解码器130(两门延迟)和行解码器与字线驱动器140(四门延迟)而产生。为了跟踪字线WL[n]到WL[0]，虚拟字线驱动器150也具备四门延迟。此延迟是为了确保虚拟字线DWL与字线WL[n]到WL[0]同时接收到内部时钟信号ICLK。

图2展示现有技术位线跟踪方案的时序图。内部时钟信号由ICLK表示。WL表示字线信号。位线和虚拟位线分别由BL和DBL表示。虚拟字线信号由DWL表示。感测启用对应于感测启用信号。

为了虚拟位线跟踪实现所要的位线电压差分ΔV_bl所需的位线到期时间t_bl，在真实字线升高时间断言虚拟位线和虚拟字线两者。因此，响应于内部时钟信号ICLK升高，真实字线和虚拟字线在同一时间t1变高。

虚拟位线DBL将快于真实位线BL而到期(通常快3到5倍)，因为在确定虚拟位线DBL到期时的时间与感测起始之间，延迟g1是必要的。此延迟g1对于驱动感测启用信号且还对于允许足够的时间供列多路复用器解码感测启用信号是必要的。虚拟位线DBL的较快到期时间的缺点在于，虚拟位线DBL并不真实地近似真实位线BL的真实到期时间，这降低了跟踪准确度。此外，自定时环路不能跨越工艺-电压-温度(PVT)拐点很好地跟踪位线到期时间t_bl。