[发明专利]改善在介电层和导电层间的黏着力与电致迁移性的方法

说明书

技术领域

本发明的具体实施方式与制造集成电路有关，且特别是有关于处理基板的方法和设备，包含在导电材料和阻障介电材料之间沉积氮硅化金属(metal nitrosilicide)以增进附着力，并改善导电材料和阻障介电材料之间的电致迁移性。

背景技术

集成电路已进展成复杂的组件，在单一芯片上可包含百万个组件(如，晶体管、电容和电阻)。芯片设计的演进持续需要更快的电路和更大的电路密度。对于更大电路密度的需求驱使集成电路组件尺寸不断缩小。

当集成电路组件的尺寸缩小时(如，次微米等级)，用以制造这种组件的材料会对组件的电性执行效能产生影响。例如，做为集成电路中组件间的导电路径的低电阻金属内连接材料(即，铝和铜)。

形成垂直和水平内连接的方法之一是形成镶嵌(damascene)或双镶嵌(dual damascene)结构。在镶嵌结构中，沉积并图案化一或多种介电材料(例如低介电常数(low k)的介电材料)，以形成垂直内连接(即，通孔(vias))和水平内连接(即，线路)。之后，在被蚀刻的图形中镶嵌上导电材料(例如，含铜材料)和其它材料(例如，阻障层材料，使用于防止含铜材料扩散进周围的低介电常数材料中)。之后会移除蚀刻图形外(例如，在基板的线路间的区域内)过多的含铜材料和阻障层材料，以形成平坦的表面。为了后续的工艺(例如形成第二层的垂直和水平内连接)，在铜特征图案上形成可作为绝缘层或阻障层的介电层。

然而据观察，这种具有优秀电性效能的介电层，对于铜特征结构的黏合力却不佳。这种介电层和铜特征结构之间的不良黏合情况，会使邻连的金属内导线之间发生耦合而产生了高电容且造成串音(cross-talk)、电阻-电容延迟(resistance-capacitance delay，RC delay)、和电致迁移等缺陷，因而降低了整体的集成电路执行效能。

因此，需要一种改进中间层附着性，同时改进低介电常数的介电层与下层铜特征结构之间电致迁移力的方法。

发明内容

一般而言，本发明提供一种处理基板的方法。在一个具体实施方式中，此方法包含提供一具有导电材料的基板；在该导电材料上进行一前处理工艺；流入一硅系化合物至该导电材料上以形成一硅化物层；在该硅化物层上进行一后处理工艺；以及沉积一阻障介电层至该基板上。

在另一具体实施方式中，一种用以处理基板的方法包含：提供一具有导电材料的基板；流入一硅系化合物至该导电材料的表面以形成一硅化物；以一含氮等离子处理该基板，藉以形成一氮硅化金属层；及沉积一阻障层至该基板上。

在另一具体实施方式中，一种用以处理基板的方法包含：提供一具有导电材料的基板；以氨气在该导电材料上进行一氮前处理工艺；流入一硅烷气体至该导电材料的表面上，以形成一硅化物；以一含有氨气的等离子处理该硅化物，藉以形成一氮硅化金属；及沉积一包含碳化硅的阻障介电层在该氮硅化金属上。

附图说明

为了增进对于上述的本发明的特征结构的了解，特将本发明的一些具体实施方式被绘制成附图。然而需要注意的是，附图是依据本发明的典型的实施样态所绘示，并非用以限制本发明的范围，本发明也适用其它同样有效的实施态样。

图1A-1D是依据本发明一具体实施方式所绘示的一具体实施方式的剖面图，表示双镶嵌沉积顺序；

图2为工艺流程图，绘示出在导电层上沉积氮硅化金属层的方法；

图3A-3D绘示出形成于导电层之上的氮硅化金属层的剖面图；及

图4为典型用以实现本发明的示范性处理腔室剖面简图。

为了助于了解本发明，在图标中使用数字代表特定的组件，且在所有图标中，相同数字表示相同的组件。任何一个具体实施方式中的组件和/或工艺步骤可使用于其它的具体实施方式中，不另外加以注释。

具体实施方式

一般而言，本发明的具体实施方式提供一种处理基板的方法，包含于导电材料上沉积阻障介电层之前，进行一系列的流入硅烷和等离子处理工艺。在这种具体实施方式中，此方法包含进行以下工艺：前处理工艺、形成硅化物工艺、和在导电层上进行氮的后处理工艺，以在沉积阻障介电层之前，形成氮硅化金属。氮的前处理工艺有助于移除基板表面的氧化物和污染物。在前处理工艺之后，可形成导电材料的硅化物。之后，于硅化物上进行氮气等离子处理工艺，以在形成阻障介电层之前，先形成氮硅化金属。可视情况任选以此氮硅化物作为接口层。在此具体实施方式中，硅化物的材料为硅化铜，且氮硅化金属为CuSiN。在此具体实施方式中，导电材料为铜，且阻障介电材料为碳化硅。