[发明专利]三维半导体器件结构及方法

说明书

发明背景

本发明一般涉及半导体技术，更具体地涉及用于三维(3D)叠层半导体器件的方法和结构。仅作为示例，本发明已应用于形成包括两个或更多个沟槽场效应晶体管(FET)的3D叠层半导体器件。但是应当认识到本发明具有范围宽泛得多的应用性。

高压和/或高功率器件在现代电子器件中找到越来越广泛的应用。例如，这些器件用于诸如便携式消费电子产品、电源管理电路、汽车电子设备、磁盘驱动装置、显示装置、RF通信电路、以及无线基站电路等应用中。一些功率器件包括屏蔽栅沟槽FET和沟槽栅FET。下文中简单讨论示例。

图1是屏蔽栅沟槽MOSFET的简化截面视图。N型外延层102在n+衬底101上延伸。N+源区108和p+重体区106在p型体区104中形成，p型体区又在外延层102中形成。沟槽110穿过体区104延伸且在漂移区终止，漂移区是在体区104和衬底101之间延伸的外延层102的一部分。沟槽110包括在栅电极122之下的屏蔽电极114。栅电极122通过栅极电介质120与其相邻硅区绝缘，且屏蔽电极114通过屏蔽电介质112与相邻硅区绝缘，其中屏蔽电介质比栅极电介质120厚。栅电极和屏蔽电极由亦称作电极间电介质或IED的介电层116相互绝缘。

可多次重复图1的结构以形成晶体管的阵列。图2是示出沟槽MOSFET200的一部分的简化截面视图，该沟槽MOSFET包括衬底201、外延层202以及体区204。器件200还包括并联地连接在一起的沟槽单元206的阵列。每个沟槽单元206类似于图1的屏蔽栅FET。导电区214是MOSFET 200的栅电极，且连接到各个沟槽单元中的栅电极。至漏区的触点可制作在器件的背面上。至源极金属的触点可制作在器件的顶面上，而至栅电极的触点可制作在顶面的边缘部分中。

在功率电子应用中，对于更高性能和更低成本的需求持续增加。另一方面，随着功率器件技术的发展，改善性能变得越来越难。例如，按比例缩小单元尺寸需要复杂的工艺。此外，随着器件面积的减小，功率处理容量可能受到影响。这些以及其他限制给功率器件的进一步改善造成巨大挑战。

因此，需要改善的结构和方法来形成高性能、低成本的功率器件。

发明概要

根据本发明一实施例，三维半导体器件包括接合在一起的两个半导体器件。两个半导体器件各自具有在半导体区正面上的至少两个器件端子以及在半导体区背面上的金属衬底。正面端子之一电连接到金属衬底。第一半导体器件的金属衬底机械地接合到第二半导体器件的金属衬底。相应地，在第一半导体器件的一个正面端子和第二半导体器件的一个正面端子之间提供电连接。

在特定实施例中，半导体器件各自还包括填充半导体区中的空隙以及将正面端子连接到金属衬底的导电区。

在另一实施例中，第一和第二半导体器件两者都是MOS晶体管，且MOS晶体管的漏极端子电耦合。作为示例，每个半导体器件都是沟槽栅MOSFET。在另一示例中，每个半导体器件都是屏蔽栅沟槽MOSFET。

根据本发明的另一实施例，形成三维半导体器件的方法包括：设置包括第一金属衬底上的半导体区的第一半导体器件，该第一半导体器件至少具有在半导体区的与所述第一金属衬底相反的正面上的第一端子和第二端子，该第一端子电耦合到第一金属衬底。该方法还包括：设置包括第二金属衬底上的半导体区的第二半导体器件，该第二半导体器件至少具有在半导体区的与所述第二金属衬底相反的正面上的第一端子和第二端子，该第一端子电耦合到第二金属衬底。此外，该方法包括将第一金属衬底与第二金属衬底接合，从而提供第一半导体器件的第一端子和第二半导体器件的第一端子之间的电接触。

在一具体实施例中，设置第一和第二半导体器件的每一个的工艺包括在半导体衬底中形成器件结构。该器件结构至少具有在半导体衬底的正面上的第一器件区和第二器件区。该方法包括在半导体衬底的正面部分中形成第一凹槽且该第一凹槽延伸进入半导体区达预定深度。第一金属层形成为覆盖器件结构且填充第一凹槽，然后该第一金属层形成图案以形成第一和第二端子，第一端子基本上与第一凹槽对齐。该方法还包括将载体衬底附连到器件结构的正面且在半导体衬底的背面部分中形成第二凹槽。第二凹槽基本上与第一凹槽对齐。接下来形成覆盖衬底的背面的第二金属层。第二金属层填充第二凹槽且形成金属衬底。