[发明专利]用于存储分配高速缓存缺失的错误恢复的存储缓冲器的利用

说明书

技术领域

本公开通常涉及一种数据处理系统，并且更具体而言，涉及用于存储分配高速缓存缺失(cache miss)的错误恢复的存储缓冲器的利用。

背景技术

在当今的许多数据处理系统中，当在用于回写式(copyback)存储的高速缓存中支持写分配时，在存储的高速缓存缺失时，将存储数据放置在行填充缓冲器中，并且对该高速缓存的数据行启动提取以便与存储数据合并，然后通过新修改的高速缓存行，来更新该高速缓存。存储数据不写入到存储器中。如果由于例如系统错误或来自提供高速缓存行的存储器的不可校正的存储器错误，导致当提取高速缓存行时出现错误，不能够使行填充缓冲器中的行被有效并放置在高速缓存中，以及会丢失来自临时存储到等待从初始高速缓存行的存储器返回的行填充缓冲器中的同一行的初始存储和任何后续存储的存储数据。由于在这些系统中，不可能易于恢复，因此，这些错误可能导致性能损失。

附图说明

通过示例来说明本发明，并且不受附图的限制，其中，相同的附图标记表示类似的元素。为简化和清楚起见，示例说明图中的元素并且不必按比例绘制。

图1以框图的形式示出根据本发明的一个实施例的数据处理系统。

图2以框图的形式示出根据本发明的一个实施例的、图1的数据处理系统的高速缓存和缓冲器电路的一部分。

图3以流程图的形式示出根据本发明的一个实施例的图2的高速缓存和缓冲器电路的操作。

图4和5示出根据不同示例情形的、图2的高速缓存和缓冲器电路内的各个信号的时序图。

图6和7示出根据不同示例情形的、图2的高速缓存和缓冲器电路的存储缓冲队列的一部分。

图8以框图的形式示出根据本发明的一个实施例的、图1的数据处理系统的高速缓存和缓冲器电路的一部分。

图9示出根据一个示例情形的图8的高速缓存和缓冲器电路的存储缓冲队列的一部分。

具体实施方式

在数据处理系统内的高速缓存行提取期间出现的错误可能对性能和可靠性不利。在一个实施例中，在高速缓存中缺失时，在高速缓存中缺失的非写通式(non-writethrough)存储存取被存储在多个位置中。例如，其被存储在行填充缓冲区项中(或直接存储在所分配的高速缓存项中，如果无行填充缓冲器存在的话)，以及存储在存储缓冲(SB)队列中，存储缓冲(SB)队列通常用于在将写通式存储存取放置到用于存储到系统存储器中系统互联上之前缓冲它们。用这种方式，在与用于高速缓存中的存储的存储数据合并的相应的高速缓存行提取期间出现错误的情况下，不会丢失高速缓存中缺失的、来自非写通式存储存取的存储数据。由于来自非写通式存储存取的存储数据作为有条件存储存取也被存储在SB队列中，因此在用于高速缓存项分配的相应高速缓存行提取期间出现任何错误时，能够使SB队列中的项从有条件存储存取转换成无条件存储存取，在其转变时，将被写入到存储器13。即，此后将其处理为写通式存储存取。在一个实施例中，通过将位(S)包括在SB队列的每一个项中来实现，表示该项(如果有效，使其V位设置成1)是写通式存储存取(无条件存储存取)还是非写通式存储存取(有条件存储存取)。此外，在一个实施例中，任意数量的S位能够存在于每一个项中，由行填充缓冲器中的项数来决定。用这种方式，可以实现改进的错误恢复，由此可能导致改进和更可靠的性能。

如在此所使用的，术语“总线”用于指多个信号或导体，其可以用于传送一个或多个不同类型的信息，诸如数据、地址、控制或状态。可以参考单个导体、多个导体、单向导体或双向导体，示出或描述如在此所述的导体。然而，不同实施例可以改变导体的实现。例如，可以使用单独的单向导体，而不是双向导体，反之亦然。此外，可以用连续地或以时分方式传送多个信号的单一导体来代替多个导体。同样地，携带多个信号的单一导体可以被分成携带这些信号的子集的多个不同的导体。因此，对传送信号，存在许多选择。