[发明专利]具有高速缓存电路的处理电路,检测高速缓存行中更新地址的游程

权利要求书

1.一种处理电路，包括处理元件(10)，处理元件(10)具有至后台存储器(12)的接口(11)，处理元件(10)包括：

-处理器核(100)；

-高速缓存电路(102)，耦接在处理器核与所述至后台存储器(12)的接口(11)之间；

-写回电路(104)，被配置为控制从高速缓存电路(102)向所述至后台存储器(12)的接口(11)的更新数据的写回，写回电路(104)被配置为检测与高速缓存行关联的连续地址范围内的多个连续地址子范围，所述子范围包含高速缓存行中的、在高速缓存电路(102)中更新数据可用的地址，所述子范围位于高速缓存行中的、在高速缓存电路(102)中无更新数据可用的地址之间，写回电路(104)被配置为选择性地引起向后台存储器(12)的针对所述子范围的数据的传输。

2.根据权利要求1所述的处理系统，其中，写回电路(104)被配置为将数据作为针对连续地址序列的存储器事务的一部分来传输，所述存储器事务指定了根据检测到的子范围而确定的序列的起始地址和结尾地址或者长度。

3.根据权利要求1所述的处理系统，包括用于表示所述子范围的子范围存储器或存储区(106)，写回电路(104)被配置为监视在执行至高速缓存存储器(102)的写命令时由处理器核(100)传递的写地址，当接收到写地址时，将写地址中的每一个与子范围存储器或存储区(106)中可能存在的所表示的子范围相比较，并在每次写地址位于所表示的子范围外部时对子范围存储器(106)中的子范围进行扩展。

4.根据权利要求3所述的处理系统，包括子范围存储器(106)或存储区，每一个子范围存储器(106)或存储区针对高速缓存电路(102)的相应的集合和路。

5.根据权利要求3所述的处理系统，包括子范围存储器或存储区(106)，每一个子范围存储器或存储区(106)针对相应的集合并且共同针对该集合中的所有路，每一个子范围存储器或存储区(106)用于表示针对相应集合的单个子范围，

写回电路(104)被配置为将针对该集合的子范围存储器或存储区分配给该集合中首先更新的路。

6.根据权利要求1所述的处理系统，包括关联子范围存储器或存储区(106)，写回电路(104)被配置为在运行时间动态地创建在各个相应的子范围存储器或存储区与集合和路的各个相应的组合之间的关联。

7.根据权利要求1所述的处理系统，其中，写回电路(104)被配置为作为写回命令后处理器进行操作，该后处理器被配置为在接收到针对高速缓存行的写回命令以将高高速缓存行写回到后台存储器(12)时，根据指示了高速缓存行中各个相应地址是否已经更新的数据，来识别子范围。

8.根据权利要求1所述的处理系统，其中，写回电路(104)被配置为检测遭受如下条件的子范围：该子范围仅包含高速缓存行中的、在高速缓存电路(102)中更新数据可用的地址。

9.根据权利要求1所述的处理系统，其中，写回电路(104)被配置为当检测到在高速缓存行中在高速缓存电路(102)中更新数据可用的地址之间的、高速缓存行中在高速缓存电路(102)中无更新数据可用的地址时，将来自高速缓存行的更新数据字选择性地写回到后台存储器，

写回电路(104)被配置为将数据作为针对连续地址序列的存储器事务的一部分来传输，所述存储器事务指定了当子范围仅包含高速缓存行中的在高速缓存电路中更新数据可用的地址时根据检测到的子范围而确定的序列的起始地址和长度或者起始地址。

10.根据权利要求1所述的处理系统，其中，写回电路(104)被配置为将数据作为针对连续地址序列的存储器事务的一部分来传输，所述存储器事务指定了当子范围仅包含高速缓存行中的在高速缓存电路中更新数据可用的地址时根据检测到的子范围而确定的序列的起始地址和长度或者起始地址；

写回电路(104)被配置为通过针对高速缓存行中的在高速缓存电路中无更新数据可用的地址，从存储器加载数据并且将加载的数据与更新数据一起写回，来响应于检测到在高速缓存行中在高速缓存电路中更新数据可用的地址之间的、高速缓存行中在高速缓存电路中无更新数据可用的地址。