[发明专利]具有高速缓存电路的处理电路,检测高速缓存行中更新地址的游程

说明书

技术领域

本发明涉及具有高速缓存存储器的系统、系统操作方法以及这种系统的编译器。

背景技术

众所周知，在处理器和后台存储器之间提供有高速缓存存储器。高速缓存存储器存储与后台存储器中选择的地址关联的数据的拷贝。当处理器对其高速缓存存储器中针对后台存储器地址的数据进行更新时，需要向后台存储器写回更新数据。典型地，这通过从高速缓存存储器向后台存储器拷贝回包含更新数据的高速缓存行来实现。

在多处理器系统的情况下，多个处理器中每一个均具有在该处理器与后台存储器之间耦接的相应高速缓存，其他处理器必须从后台存储器中重新读取包含更新数据的高速缓存行，或者，以更复杂的高速缓存设计为代价，其他处理器必须探听更新的高速缓存存储器与后台存储器之间的通信，以捕获更新的数据值。

这种形式的回拷占据相当的存储器带宽。针对单独更新的字的各个单独写入事务的使用会消耗相当大量的写周期。幸运的是，现代存储器也支持更大的写入事务。这可以用于将高速缓存行整体写入，作为单个写入事务，以避免针对单独更新的字的各个单独写入事务的开销。然而，高速缓存行写回仍然占用了相当的存储器带宽。此外，在多处理器系统的情况下，由于从后台存储器的回读，高速缓存行写回会进一步增加存储器带宽使用。

发明内容

目的是减少针对更新高速缓存数据的写回的存储器带宽。

提供了根据权利要求1所述的处理电路。其中，写回电路控制从高速缓存电路向后台存储器接口的更新数据写回。写回电路被配置为检测高速缓存中针对向后台存储器的选择性回传的地址的“游程”。“游程”是与高速缓存行相关联的、该高速缓存行中在高速缓存电路中无更新数据可用的地址之间的地址子范围。由此节省了带宽。

在实施例中，可以使用指定了起始地址和长度的存储器事务，起始地址和长度是根据检测到的子范围而确定的。这节省了带宽。

在实施例中，写回电路被配置为检测遭受如下状况的子范围：子范围仅包含高速缓存行中在高速缓存电路中更新数据可用的地址。这可以用于支持从数据已经更新的高速缓存行的低带宽写回，而无需首先从后台存储器加载数据。通过写回高速缓存行中仅包含更新数据的游程，可以进行快速写回，无需盖写未改变的数据。当没有单个更新地址连续游程时，在多种实施例中可以使用多个游程，或者备选地，可以写回针对各个单独地址的更新数据字，或者可以首先从后台存储器加载数据来填充间隙。

在实施例中，保持定义了游程的信息，同时通过在每次处理器核执行至高速缓存行的写入时更新数据，来使用高速缓存行。因此，在写回时不需要延迟来检测游程。在实施例中，可以永久提供存储器(即，不同的存储器电路或一个较大存储器的不同区域)，用于保持针对所有集合和路的组合的游程的有关信息。在其他实施例中，可以将这种存储器动态地分配给被更新的集合和路的组合。这节省了电路面积。当更新足够不频繁时，不再需要更多存储器。如果在一些情况下，可用于所有更新的高速缓存行的游程信息的存储器不足，则可以向无存储器可用的高速缓存行提供标准的更多带宽密集写回处理。

附图说明

上述和其他目标以及有利方面将从使用如下附图的示例实施例的描述中显而易见。

图1示出了多处理系统；

图2示出了用于保持子范围有关信息的电路；

图3示出了用于保持子范围有关信息的电路；

图4示出了多处理系统。

具体实施方式

图1示出了多处理系统，包括多个处理元件10和后台存储器12。处理元件10经由存储器接口11耦接至后台存储器。每个处理元件10包括处理器核100、高速缓存电路102、写回电路104和游程存储器106。

每个处理元件10的高速缓存电路102耦接在处理元件10的处理器核100与后台存储器12之间。高速缓存电路102可以包括高速缓存存储器和控制电路，被设置为测试由来自处理器核100的命令所寻址的数据是否存在于高速缓存存储器中，以及根据是否存在数据来从高速缓存返回数据或从后台存储器加载数据。虽然分离地示出了写回电路104，但是写回电路104可以是高速缓存电路102的控制电路的一部分。

写回电路104具有与从处理器核100向高速缓存电路102的地址/命令输出相耦接的输入。此外，写回电路104耦接至高速缓存电路102、后台存储器12以及游程存储器106。