[发明专利]减少半导体器件中在通孔图案化期间的金属盖层的侵蚀的方法

说明书

技术领域

一般而言，本揭示发明系关于譬如先进集成电路之微结构的形成，详言之，系关于譬如基于铜的金属化层的导电结构的形成，以及于运作期间减少电迁移之技术。

背景技术

于制造譬如集成电路之现代微结构中，吾人系不断驱策着稳定地减少微结构组件之特征尺寸，因而增强这些结构之功能。举例而言，于现代集成电路中，譬如场效晶体管之信道长度之最小特征尺寸已经达到深次微米范围之程度，藉此增加这些电路在速度和/或电力消耗方面之效能。随着每一新电路世代之个别电路组件之尺寸经减小从而改进了例如晶体管组件之切换速度，用来电性连接个别电路组件之互联机之可使用的占板空间(floor space)亦经减少。结果，这些互联机之尺寸亦经减少，以抵消可使用占板空间减少之量，以及抵销对于每一单位晶粒面积所提供之电路组件之增加数量(这是由于一般而言所需之互连之数目系增加得较电路组件之数目快速之故)。于是，通常设有复数个经堆栈之“接线层”(亦称之为金属化层)，其中在一个金属化层之个别金属线系通过所谓之通孔(via)而连接至覆盖于上面的金属化层或下方的金属化层的金属线。尽管设置了复数个金属化层，但是互联机之减少尺寸必须符合例如，现代CPU、内存芯片、特殊应用集成电路(ASIC)等庞大的精密性。互连结构之减少之剖面积(并可能结合极度微缩之晶体管组件之增加之静态功率消耗)可能造成于金属线中相当大的电流密度，此情况可能随着每一个新器件世代而更为增加。

先进集成电路系包含具有0.05μm和甚至更小关键尺寸之晶体管组件，故尽管设有相当大数量的金属化层，但是由于每单位面积之显著数量之电路组件，因此典型上于个别互连结构中可能会操作于明显增加至每平方公厘(cm²)数kA之电流密度。然而，于升高之电流密度操作互连结构可能会带来多个与应力所诱发之线路劣化相关之问题，而可能最终导致集成电路之过早故障(premature failure)。于此方面之一个重要的现象是于金属线和通孔中之由电流诱发之质量传输(mass transport)，亦称之为“电迁移(electro migration)”。电迁移系由于电子至离子核心之动量转移(momentum transfer)而引起，造成朝电子流之方向的净动量。尤其在高电流密度时，可能会在互连金属中发生原子之显著的集体移动或定向的扩散，其中各扩散路径之存在会对于从动量转移所导致之质量位移量具有实质的影响。于是，电迁移也许导致在金属互连内形成通孔或者在紧邻金属互连处形成小突出，由此造成器件之效能和可靠度的降低，或者完全故障。举例而言，埋置入二氧化硅和/或氮化硅中之铝线系时常用作为用于金属化层的金属，其中，如上面说明者，具有0.1μm或者甚至更小关键尺寸之先进集成电路可能需要金属线之剖面积的显著减小，而因此具有增加之电流密度，此情形使得用铝来形成金属化层较不具吸引力。

结果，系用铜或铜合金来取代铝，铜或铜合金材料甚至在相当高之电流密度时，相比于铝亦具有明显较低的导电率和改进的电迁移阻性。将铜引入微结构和集成电路之制造中伴随着存在于铜的特性之几个严重的问题，亦即于二氧化硅和复数个低k介电材料中容易扩散，其中，该等材料典型上系与铜一起使用以便减少在精密的金属化层内之寄生电容。为了提供所需的附着力并且避免铜原子非期望地扩散入敏感的器件区域，因此通常在铜和埋置有铜基互连结构的介电材料之间必须提供阻障层。虽然氮化硅为有效防止铜原子扩散的介电材料，但是较不希望选择氮化硅作为中间层介电材料，这是因为氮化硅呈现普通高的介电系数，由此增加邻近铜导线之寄生电容之故，此情况可能造成不可忍受之讯号传播延迟。因此，通常形成亦赋予铜所需机械稳定性之薄导电阻障层，以分离铜体与环绕的介电材料，藉此减少铜扩散入介电材料中并且亦减少不需要之物种(譬如氧、氟等)扩散入铜中。再者，导电阻障层亦可以提供与铜之高稳定接口，由此减少于接口之明显材料输送之可能性，其中，该接口在考虑到增加的扩散路径时一般为关键区域。目前，钽、钛、钨和他们与氮和硅等的化合物为较佳用于导电阻障层之候选者，其中阻障层可以由二个或多个不同组合物之次层所组成，以便符合在抑制扩散和黏着性质方面之需求。