[发明专利]在等离子处理室中检测去夹紧的电容耦合静电(CCE)探针装置及其方法

说明书

背景技术

在等离子处理室中处理衬底期间，衬底通常被夹紧于温度受控卡盘。通常使用静电夹紧(electrostatic clamping)来执行这个夹紧，包括在衬底上产生静电电荷以使得衬底被吸引在静电卡盘上。夹紧是衬底温度控制的重要部分，因为正确的夹紧允许正确控制、衬底背侧的氦气冷却被。

在处理步骤之后，衬底需要被去夹紧(dechuck)。去夹紧包括从衬底去除静电电荷以去除衬底和静电卡盘之间的引力。在大多数情况下，从衬底去除静电电荷通过执行去夹紧等离子步骤来完成，采用为了从衬底去除静电电荷的目的而特别配制的等离子。这个等离子提供电流以中和衬底上的静电电荷。在去除静电电荷后，设在静电卡盘体中的起顶销可用来向上提升衬底以将衬底与静电卡盘表面分开，由此允许机械臂将衬底从等离子处理室去除。

正确的去夹紧对于获得高工艺成品率和系统产量是必不可少的。如果不能令人满意地将静电电荷从衬底去除，则当该起顶销试图升起衬底而该衬底仍然被夹紧于该静电卡盘时，有可能晶片破裂。当这种情况发生时，该衬底会断裂和/或以其他方式毁坏，并且需要大量的时间和精力来将衬底碎片从该室清理掉。当打开该室清理时，整个等离子处理系统被从生产线上拿掉。因而，由于不正确的去夹紧而导致的衬底断裂对于IC制造商来说是损失很大的事件，并且如果允许这样的事件发生将极大地增加工具持有成本。

由于不正确的去夹紧相关后果的严重性，现有技术的去夹紧等离子步骤往往执行一段指定的时间，这个时间可使用已知最佳的方法或BKM、规格来确定。等离子去夹紧步骤的持续时间通常相当保守(即，持续时间长)以确保完全将静电电荷从衬底去除。在通常的情况下，该去夹紧等离子运行持续整个所述持续时间，而不管该静电夹紧电荷是不是只在几秒钟之后就已经去除。在去夹紧时间结束后，就认为衬底已经准备好升起，即使静电电荷没有被令人满意地去除。出于这个原因，在现有技术中，该去夹紧等离子持续时间倾向于非常保守。

如果在等离子去夹紧持续时间中非常早地出现满意的静电电荷去除，等离子去夹紧持续时间的其余部分实际上是浪费的时间，因为已经去除足够的静电电荷，并且等离子去夹紧工艺其余的部分期间在晶片上和等离子处理室内没有有用的工艺发生。浪费的时间减少等离子处理系统总的产量，导致更高的持有等离子工具的成本(是生产的器件单元的函数)。此外，在这个浪费的时间中，该室中存在的去夹紧等离子会促使室部件过早的退化(由此迫使更频繁的清洁和维护循环)和/或导致衬底被不希望地蚀刻而没有产生相应的与改进和/或增加衬底产量有关的好处。

另一方面，如果在该去夹紧等离子持续时间结束后没有令人满意地从衬底去除静电电荷，开始主蚀刻步骤往往导致损伤衬底。

考虑到前面所述，期望改进的技术以检测去夹紧是否成功和/或最小化执行去夹紧步骤所需的持续时间。

发明内容

在一个实施方式中，本发明涉及一种识别等离子处理系统的处理室内去夹紧事件的信号扰动特征的方法。该方法包括在该处理室内执行去夹紧步骤以从下部电极去除衬底，其中该去夹紧步骤包括生成能够提供电流以中和该衬底上的静电电荷的等离子。该方法还包括采用探针头以采集一组该去夹紧步骤期间的特征参数测量值。该探针头在该处理室的表面上，其中该表面非常接近衬底表面。该方法进一步包括将该组特征参数测量值与预定范围比较。如果该组特征参数测量值在该预定范围内，则该静电电荷被从该衬底去除并且检测到该去夹紧事件的信号扰动特征。

上面的概述只涉及这里公开的本发明许多实施方式的一个并且不是为了限制本发明的范围，这个范围在权利要求中阐述。本发明的这些和其他特征将在下面的具体描述中结合附图更详细地说明。

附图说明

在附图中，本发明作为示例而不是作为限制来说明，其中类似的参考标号指出相似的元件，其中：

图1示出示例CCE探针装置。

图2示出，按照本发明一个实施方式，离子电流(单位时间单位面积上的离子通量)比时间曲线。

图3示出，按照本发明一个实施方式，探针的空载电压比时间的另一曲线。

讨论的图A示出等离子系统一部分的简单示意图，具有电容耦合至反应器室以产生等离子的射频(RF)源。

讨论的图B1示出RF充电之后的电压比时间图表。

讨论的图B2示出RF充电后采集的电流数据的图表。

讨论的图C示出RF爆发之间的单个时间间隔的简单电流比电压图表。

讨论的图D示出在本发明的一个实施方式中的简单流程图，说明在衬底处理过程中自动表征等离子的总体步骤。

讨论的图E示出，在本发明的一个实施方式中，确定关联范围和该种子值的简单算法。