[发明专利]数字锁相回路中的累积相位-数字转换

说明书

技术领域

本发明涉及数字锁相回路(DPLL)的设计，且更具体来说，涉及用于DPLL中的累积相位-数字转换的技术。

背景技术

在现代通信电路中，数字锁相回路(DPLL)用以通过锁相到具有已知频率的参考信号来产生任意频率的信号。为了以数字方式比较DPLL输出信号的相位与参考信号的相位，DPLL可使用被称作累积相位-数字转换器(APDC)的混合信号块。APDC产生DPLL输出信号的累积相位的数字表示。

在常规DPLL中，可使用与时间-数字转换器(TDC)组合的计数器来实施APDC。计数器可在输出信号的循环中对累积输出信号相位的整数部分进行计数，同时TDC可测量累积输出信号相位的分数部分。可组合计数器输出与TDC输出以产生总累积输出信号相位。

对于产生高频输出信号的DPLL来说，可能要求计数器和TDC两者均在对应高频率下操作。举例来说，要求计数器在输出信号的频率下对所经过循环的总数进行计数，同时可能还要求TDC的延迟线中的缓冲器在输出信号的频率下切换。DPLL组件电路的高频操作通常导致DPLL的较高功率消耗。此外，为了将累积输出信号相位的分数部分与对应整数部分匹配，应将计数器与TDC中的信号路径延迟精确地匹配。此要求进一步使APDC的设计变复杂。

将需要提供一种提供优于现有技术APDC的改进的功率效率和设计简易性两者的新颖的APDC。

发明内容

本发明的一方面提供一种用于产生目标信号的累积相位的数字表示的方法，所述方法包含：将目标信号的频率除以除法器比率(divider ratio)N以产生被除信号(divided signal)；将除法器比率N累积为累积整数相位；产生被除信号中的事件与参考信号中的对应事件之间的相位差的数字表示；以及组合累积整数相位与数字相位差以产生目标信号的累积相位的数字表示。

本发明的另一方面提供一种用于产生目标信号的累积相位的数字表示的设备，所述设备包含：除以N模块(divide-by-N module)，其经配置以将目标信号的频率除以除法器比率N以产生被除信号；累积器，其用于将除法器比率N累积为累积整数相位；德耳塔(delta)相位-数字转换器，其用于产生被除信号中的事件与参考信号中的对应事件之间的相位差的数字表示；以及组合器，其用于组合累积整数相位与数字相位差以产生目标信号的累积相位的数字表示。

本发明的又一方面提供一种用于产生目标信号的累积相位的数字表示的设备，所述设备包含：用于将目标信号的频率除以除法器比率N以产生被除信号的装置；用于产生被除信号与参考信号之间的相位差的数字表示的装置；以及用于组合累积整数相位与数字相位差以产生目标信号的累积相位的数字表示的装置。

本发明的又一方面提供一种用于产生目标信号的累积相位的数字表示的计算机程序产品，所述产品包含计算机可读媒体，所述计算机可读媒体包含：用于致使计算机将目标信号的频率除以除法器比率N以产生被除信号的代码；用于致使计算机将除法器比率N累积为累积整数相位的代码；用于致使计算机产生被除信号中的事件与参考信号中的对应事件之间的相位差的数字表示的代码；以及用于致使计算机组合累积整数相位与数字相位差以产生目标信号的累积相位的数字表示的代码。

附图说明

图1描绘现有技术DPLL 10的实施方案。

图2说明在操作期间存在于现有技术DPLL 10中的信号的例子。

图3描绘根据本发明的APDC的实施例190.2。

图4说明在操作期间存在于APDC 190.2中的信号的例子。

图5说明图3所描绘的ΔPDC 320的示范性转移函数。

图6描绘用于APDC 190.2中的ΔPDC的示范性实施例。

图7描绘根据本发明的方法的示范性实施例。

具体实施方式

以下结合附图而阐述的具体实施方式希望作为本发明的示范性实施例的描述，且不希望表示可实践本发明的仅有示范性实施例。贯穿此描述所使用的术语“示范性”意味着“充当实例、例子或说明”，且未必应被视为比其它示范性实施例优选或有利。所述具体实施方式包括出于提供对本发明的示范性实施例的彻底理解的目的的特定细节。所属领域的技术人员将显而易见，可在无这些特定细节的情况下实践本发明的示范性实施例。在一些例子中，以框图形式来展示众所周知的结构和装置，以免混淆本文中所呈现的示范性实施例的新颖性。