[发明专利]用于多裸片封装中的过电压保护的系统和方法

说明书

技术领域

以下描述大体上涉及提供防止潜在损害性过电压的保护的半导体电路，所述过电压包含例如由电过应力(EOS)和/或静电放电(ESD)事件产生的过电压。

背景技术

现代集成电路(IC)容易被过电压损坏。这些潜在损害性电压的常见来源包含电过应力(EOS)和静电放电(ESD)。ESD是固态电子元件中的严重问题，其是处于不同静电电位的主体或表面之间通过直接接触或通过感应电场的静电电荷转移。使用例如硅等半导体和例如二氧化硅等绝缘材料构造的IC在经受可能由ESD事件产生的较高电压时可永久损坏。

传统上，采用芯片上电路来在ESD事件期间保护IC。在常规的IC ESD保护方案中，常常使用特殊的箝位电路来使ESD电流在IC电源轨之间分流，且进而保护IC的敏感内部元件不被损坏。此类箝位电路通常具有计时器电路(例如，电阻器-电容器(RC)计时器，其可称为“瞬时检测器”)和用于将高ESD电流放电的大的n沟道MOSFET装置。因此，在IC内常常采用功率轨箝位电路，使得如果在IC的功率轨上遇到ESD事件，那么箝位将接通且减小电压，使得IC的主要装置(电路元件)将不被损坏。此些RC箝位的实施和使用是此项技术中众所周知的。

示范性ESD保护电路包含在题目为“用于静电放电保护的电路(Circuit forElectrostatic Discharge Protection)”的第5,946,177号美国专利、题目为“静电放电电路(Electrostatic Discharge Circuit)”的第6,327,126号美国专利、题目为“具有反馈增强型触发和调节电路的静电放电保护功率轨箝位(Electrostatic Discharge Protection PowerRail Clamp with Feedback-Enhanced Triggering and Conditioning Circuitry)”的第7,196,890号美国专利、题目为“用于将多个独立芯片上VDD总线耦合到ESD核心箝位的方法和设备(Method and Apparatus for Coupling Multiple Independent On-Chip VDDBusses to ESD Core Clamp)”的第5,654,862号美国专利以及题目为“瞬时脉冲，用于消除ESD的衬底触发的BICMOS轨箝位(Transient Pulse，Substrate-Triggered BICMOS RailClamp For ESD Abatement)”的第2006/0250732号美国公开专利申请案中描述的那些ESD保护电路。

给定的集成电路(IC)封装可具有实施于其中的多个裸片。传统上，存在芯片上ESD保护电路，其集成到输入/输出(I/O)电路中以在ESD放电事件期间保护给定裸片。这些电路为所述特定裸片提供所需保护。因此，在用于包含多个裸片的IC封装的传统ESD保护方案中，可在每一裸片内实施ESD保护电路以用于保护其特定裸片不受在特定裸片内出现的过电压事件(例如，ESD事件)的影响。作为实例，ESD保护电路可具有一对背对背二极管，其布置于给定裸片内以用于为在所述给定裸片内出现的过电压事件提供放电路径。类似地，另一对背对背二极管可布置于另一裸片内，以为在此另一裸片内出现的过电压事件提供放电路径。此种利用背对背二极管来提供过电压放电路径是此项技术中众所周知的。一般来说，此些二极管在正常操作条件下通常是经反向偏置(不传导)的，但在发生促使二极管对的一侧的过电荷超过某个阈值量的过电压事件(例如，ESD)时，所述对中的二极管变为正向偏置(传导)，以便为过电压提供放电路径。

在具有多个裸片的封装中，一个裸片的I/O信号可与同一封装中的一个或一个以上其它裸片的I/O信号通信。封装中的不同裸片可具有对噪声的不同水平的敏感度。举例来说，给定封装中的这些裸片可含有全数字电路或RF/模拟电路，其对衬底噪声和串扰高度敏感。通常，如果裸片含有对噪声高度敏感的电路(例如，敏感的RF/模拟电路)，那么其需要与可能由另一裸片(例如由封装中的数字裸片)引入的衬底噪声的适当隔离。

用于含有多个裸片的总体封装的ESD保护由于例如噪声隔离、串扰等问题而变得较具挑战性。而且，多个裸片与在不同功率域之间介接的信号之间的通信增加了封装的ESD弱点。

发明内容