[发明专利]用于减轻转换抖动的参考电路和方法以及使用其的延迟锁定环(DLL)

说明书

相关申请的交叉引用

这是关于本发明所提交的第一次申请。

技术领域

本发明总地涉及延迟锁定环(DLL)。更具体地，本发明涉及用于减轻DLL中转换抖动的设备和方法。

背景技术

数字延迟锁定环(DLL)一般包括鉴相器，其检测系统时钟和反馈时钟之间的相位差，并且调整环中的时延电路，这使得DLL输出时钟被调整为和系统时钟锁定。时间延迟一般由可调延迟线来提供。

由于可调延迟线典型地逐步调整，所以最小延迟分辨率依赖于延迟线步长增量。为了保持锁定情况，可调延迟线在锁定点周围连续增加和减小步长增量，这导致固有的跟踪回波抖动。为了减小抖动，可调延迟线包括形成粗调延迟线(CDL)的多个粗调延迟元件(CDE)，其与形成细调延迟线(FDL)的多个细调延迟元件(FDE)串联。在电路加电之后，调整CDL，并且一旦已经几乎确定锁定点，则调整FDL，其缩小锁定点周围的窗口或眼，典型应用中，窗口或眼表示抖动的标称量。

FDL优选地包括用于提供最大时间延迟的足够多的步长，该最大时间延迟等于或略大于一步CDL的时间延迟。一旦DLL已经稳定到锁定点，可调延迟线将自动通过变化FDL来补偿由改变温度和电压条件导致的延迟变化。

如果偏移较大，FDL中的调整将下溢/上溢其最小/最大延迟。在这种情况下，断开所串联的另一个CDE或者接通串联的另一个CDE，并且，同时调整FDL以补偿CDL的减小量/增加量来提供与之前相同的总延迟。但是，现在可再次使用FDL来补偿变化，而没有下溢/上溢的直接危险。

在现有技术中，假设把预定数量的FDL步长交换(或者转换)成一个CDL步长提供了相等的延迟。但是，二者之间的任意区别表现为DLL输出上的转换抖动。

DLL抖动包括诸如固有跟踪回波抖动、电源噪声和基底噪声导致的抖动等因素。固有跟踪回波抖动是由DLL在锁定情况下对细调延迟的上调和下调所导致的，并且如上所述，其是等于通过FDL中的单个步长所获得的延迟的变化。由在CDL和FDL元件之间的转换所导致的并且由元件之间的失配所导致的抖动被称为转换抖动。该失配高度依赖于制造工艺，因此在设计阶段难以预知。随着工作频率连续增加，转换抖动可不期望地大幅减小数据眼。另外，由于只是不频繁地进行该转换，所以在测试期间固有地难以检测并且在DLL现场使用时可引起明显的随机丢失位。

可使用模拟技术来获得用于各种应用的大范围高分辨率跟踪。尤其是基于相位混合器的DLL已经示出通过正交混合来获得好的高分辨率跟踪范围。但是，大部分基于模拟的DLL设计采用一些形式的电荷泵用于电压控制延迟线，并且由此因为控制元件影响整个延迟线所以它们只获得延迟步长的有限分辨率。另外，由于环带宽被限制到一小部分时钟频率以保证环的稳定性，所以这样的DLL通常需要大的捕获时间。该影响还导致模拟DLL的抖动性能差。

而且，由于减小了模拟DLL设计的控制变量(通常是电压)以获得更高的分辨率，所以其固有地对于所有的噪声源更敏感。尤其是同步动态随机存取存储器(SDRAM)以电源和基底噪声形式给模拟块提供了有非常多噪声的环境，当这样的环境与SDRAM面积限制相组合时，有时由于布局而阻止充分实现噪声防止技术，这可导致DLL在有噪声的现场环境中不可靠。

显然，需要与传统DLL相比具有减小的转换抖动的改进的DLL。

发明内容

根据本发明的一个方面提供了一种用于确定大致等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量的方法，该方法包括下列步骤：提供时钟信号；将所述时钟信号延迟大致等于预定延迟加FDL的可调数量步长的第一延迟，以提供第一延迟时钟信号；将所述时钟信号延迟大致等于预定延迟加CDL的步长的第二延迟，以提供第二延迟时钟信号；并调整FDL的可调步长的数量，使得所述第一延迟大致等于所述第二延迟以提供大致等于CDL的步长的FDL的步长的数量。