[发明专利]高速缓冲存储器、存储器系统及其控制方法

权利要求书

1.一种高速缓冲存储器，该高速缓冲存储器根据来自处理器的访问，存放主存储器的数据的一部分，其特征在于，具有：

第1端口，来自所述处理器的指令输入到该第1端口；

第2端口，来自所述处理器以外的主设备的指令输入到该第2端口；

命中判定部，在有指令输入到所述第1端口以及所述第2端口时，该命中判定部判定该高速缓冲存储器是否存放有与该指令所指定的地址对应的数据；以及

第1控制部，在所述指令输入到所述第2端口并且由所述命中判定部判定为存放有的情况下，该第1控制部进行用于保持与所述指令所指定的地址对应并由该高速缓冲存储器存放着的数据、和存放于所述主存储器的数据之间的一致性的处理，并且，将所述输入的指令作为从所述主设备输出的指令而向所述主存储器输出。

2.如权利要求1所述的高速缓冲存储器，其特征在于，所述第1控制部具有第1读取控制部，

在将读取指令作为所述指令输入到所述第2端口，且由所述命中判定部判定为存放有，并且与所述读取指令所指定的地址对应并由该高速缓冲存储器存放着的数据为脏数据的情况下，所述第1读取控制部将该数据回写到所述主存储器中，在该回写结束之后，将所述输入的读取指令作为从所述主设备输出的读取指令而向所述主存储器输出。

3.如权利要求1或2所述的高速缓冲存储器，其特征在于，在所述读取指令输入到所述第2端口并且由所述命中判定部判定为没有存放的情况下，所述第1读取控制部将所述输入的读取指令作为从所述主设备输出的读取指令而向所述主存储器输出。

4.一种存储器系统，包括权利要求2或3所述的高速缓冲存储器、所述处理器、所述主设备、以及所述主存储器，

所述主存储器将存放于由所述第1读取控制部输出的所述读取指令所指定的地址的数据，不经由所述高速缓冲存储器地向所述主设备输出。

5.如权利要求4所述的存储器系统，其特征在于，所述高速缓冲存储器还具有第2读取控制部，

在所述读取指令输入到所述第1端口并且由所述命中判定部判定为存放有的情况下，所述第2读取控制部将与所述读取指令所指定的地址对应并由该高速缓冲存储器存放着的数据向所述处理器输出；

在所述读取指令输入到所述第1端口并且由所述命中判定部判定为没有存放的情况下，所述第2读取控制部从所述主存储器读出所述读取指令所指定的地址的数据，将读出的数据存放到该高速缓冲存储器，并且向所述处理器输出。

6.如权利要求5所述的存储器系统，其特征在于，所述存储器系统还具有存储控制器，该存储控制器对从所述高速缓冲存储器向所述主存储器的访问和从所述主设备向所述主存储器的访问进行仲裁，

所述存储控制器具有：

第3端口，由所述第1读取控制部输出的读取指令输入到该第3端口，并且该第3端口根据该读取指令将从所述主存储器输出的读取数据向所述主设备输出；以及

第4端口，由所述第2读取控制部输出的读取指令输入到该第4端口，并且该第4端口根据该读取指令将从所述主存储器输出的读取数据向所述高速缓冲存储器输出，

所述存储控制器对于输入到所述第3端口的读取指令和输入到所述第4端口的读取指令，根据该指令是输入到所述第3端口以及所述第4端口中的哪一方的读取指令而进行仲裁。

7.如权利要求4所述的存储器系统，所述存储器系统还具有选择部，该选择部选择由所述第1读取控制部输出的读取指令和由所述主设备输出的读取指令中的一方，将所选择的读取指令向所述主存储器输出，

所述主存储器将存放于由所述选择部输出的所述读取指令所指定的地址的数据，不经由所述高速缓冲存储器地向所述主设备输出。

8.如权利要求1～3中的任意一项所述的高速缓冲存储器，其特征在于，所述第1控制部具有第1写入控制部，

在将写入指令作为所述指令输入到所述第2端口并且通过所述命中判定部判定为存放有的情况下，所述第1写入控制部使与所述写入指令所指定的地址对应并由该高速缓冲存储器存放着的数据无效化，并且，将所述输入的写入指令作为从所述主设备输出的写入指令而向所述主存储器输出。

9.如权利要求8所述的高速缓冲存储器，其特征在于，在所述写入指令输入到所述第2端口并且由所述命中判定部判定为没有存放的情况下，所述第1写入控制部将所述输入的写入指令作为从所述主设备输出的写入指令而向所述主存储器输出。