[发明专利]高速缓冲存储器、存储器系统及其控制方法

说明书

技术领域

本发明涉及一种高速缓冲存储器、存储器系统及其控制方法，特别是，根据来自处理器的访问而存放主存储器中存放的数据的一部分的高速缓冲存储器以及包含该高速缓冲存储器的存储器系统。

背景技术

在近年的存储器系统中，例如，将由SRAM(静态随机存取存储器，Static Random Access Memory)等构成的小容量且高速的高速缓冲存储器配置在微处理器的内部或者其附近。在这样的存储器系统中，通过将微处理器从主存储器读出的数据的一部分以及写入主存储器的数据的一部分存储在高速缓冲存储器(高速缓存)中，而使微处理器的存储器访问高速化。

图14是表示以往的存储器系统100的结构的图。图14所示的存储器系统100具有CPU101、高速缓冲存储器102、存储控制器103、作为主存储器的存储器104、DMAC(直接存储器存取控制器，Direct Memory AccessController)105。

在从CPU101向存储器104发生了访问的情况下，高速缓冲存储器102判定自身是否已经存放有该访问目的地的地址的数据，在存放有的情况下(以下称为命中(hit))，将该存放的数据向CPU101输出(读取时)，或者，更新该数据(写入时)。另外，在没有存放该访问目的地的地址的数据的情况下(以下称为高速缓存未命中(cache miss))，高速缓冲存储器102存放从CPU101输出的该地址以及数据(写入时)，或者，在从存储器104读出该地址的数据后予以存放，并且将读出的数据向CPU101输出(读取时)。

另外，在高速缓存未命中的情况下，高速缓冲存储器102判断在该高速缓冲存储器102内是否有存放新的地址以及数据的空着的区域，在没有空着的区域的情况下，进行行更换(替换(replace))以及根据需要回写(清除(purge))等的处理。

在这里，在以往的存储器系统100中，在写入时临时在高速缓冲存储器102中存放写入数据。由此，产生存放在存储器104中的数据和存放在高速缓冲存储器102中的数据不同的状态。即，在该状态下，当DMAC105访问了存储器104时，产生不保持CPU101和DMAC105中的数据的一贯性(一致性(coherency))的问题。

为了保持该一致性，CPU101在向高速缓冲存储器102进行了写入后，需要指示高速缓冲存储器102进行回写(清除)。但是，CPU101在该清除处理结束之前，不能进行接下来的处理。即，存在CPU101的处理性能降低的问题。

另外，在具有二级高速缓存的存储器系统中，由于需要对一级高速缓存以及二级高速缓存进行该清除处理，所以，CPU101的处理性能的降低进一步扩大。

对应于该问题，已知有将高速缓冲存储器102由CPU101和DMAC105共用的方法(例如，参照专利文献1)。

以下，对共享高速缓冲存储器102的以往的存储器系统110进行说明。

图15是表示共享高速缓冲存储器102的以往的存储器系统110的结构的图。

图15所示的存储器系统110除了具有图14所示的结构之外，还具有总线106。由此，在CPU101和DMAC105使用存放于存储器104的相同的数据的情况下，DMAC105能够经由总线106与CPU101同样地访问高速缓冲存储器102。

图16是表示与来自DMAC105的访问相对应的高速缓冲存储器102的动作的概略的图。

如图16所示，在读取时并且命中的情况下，高速缓冲存储器102将命中的数据向DMAC105输出。另外，在写入时且命中的情况下，高速缓冲存储器102更新所命中的数据。

另外，在读取时且高速缓存未命中的情况下，高速缓冲存储器102在从存储器104读出数据后予以存放，并且，将读出的数据向DMAC105输出，或者，DMAC105从存储器104读出数据。另外，在写入时且高速缓存未命中的情况下，高速缓冲存储器102存放从DMAC105输出的地址以及数据，或者，DMAC105向存储器104写入数据。

通过以上的结构，即使CPU101更新了高速缓冲存储器102的数据，由于DMAC105读出更新后的高速缓冲存储器102的数据，所以，CPU101不需要进行上述的清除处理。由此，存储器系统110在保持一致性的同时，能够抑制CPU101的处理性能的低下。

现有技术文献

专利文献

专利文献1：日本特开2002-278834号公报

发明概要

发明所要解决的课题