[发明专利]分立半导体器件和形成密封沟槽结终端的方法

说明书

技术领域

本发明一般涉及半导体器件，且更具体而言涉及一种具有用于提供改善电特性的密封沟槽结终端的分立半导体器件。

背景技术

半导体器件存在于娱乐、通信、网络、计算机和家居市场的领域中的很多产品中。半导体器件还存在于军事、航空、汽车、工业控制器和办公设备中。半导体器件执行针对每个这些应用所需的各种电功能。

半导体器件的制造涉及具有多个管芯的晶片的形成。每个半导体管芯包含数以百计或数以千计的执行各种电功能的晶体管以及其他有源和无源器件。对于给定晶片，来自晶片的每个管芯典型地执行相同的电功能。前端制造一般指的是在晶片上形成半导体器件。完成的晶片具有包含晶体管以及其他有源和无源部件的有源侧。有源和无源器件也可以在晶片的背面形成。后端制造指的是将完成的晶片切割或分割成各个管芯且然后封装管芯以用于结构支撑和环境隔离。

半导体器件具有各种封装类型且执行特定功能。一些常见类型的半导体器件是集成电路（IC）和诸如晶体管、二极管、整流器、瞬时电压抑制器、硅控整流器（SCR）以及晶闸管的分立器件。分立半导体器件执行诸如信号整流和功率传输的特定功能。例如，晶闸管是具有4层交替的n型和p型半导体材料（即，p-n-p-n或n-p-n-p）的固态分立半导体器件。晶闸管操作为开关，在栅极接收电流脉冲时导通，且在正向偏置时持续导通。IC包含数以百计或数以千计的为执行更复杂的模拟和数字功能所需的晶体管和其他半导体部件。

诸如二极管、SCR和晶闸管的很多分立半导体器件通过平面工艺或台面工艺制造。图1说明包含p-n结的常规二极管10（例如，整流器、小信号或齐纳管）的剖面图。二极管10使用平面工艺制备。n+基板12示为具有在基板12上形成的n-外延（epi）层14。基板12为器件提供结构支撑。p+区域16在外延层14中形成。平面工艺将使得在器件上形成表面二氧化硅（SiO2）层。p-n结在n-外延层16和p+区域16之间形成。基板12、外延层14和区域16可以使用相反的导电类型来形成，即使用p+基板、p-外延层和n+阱形成。

图2示出使用平面工艺制备的常规晶体管20。n+基板22示为具有在基板22上形成的n-外延层24。基板22为器件提供结构支撑。p阱26在外延层24中形成。n+区域28在p阱26中形成。平面工艺将使得在器件上形成表面SiO2层。n-p-n晶体管在n-外延层24、p阱26和n+区域28之间形成。基板22、外延层24、阱26和区域28可以使用相反的导电类型来形成，即使用p+基板、p-外延层、n阱和p+区域形成。

图3示出使用台面工艺制备的包含p-n结的常规二极管40。n+基板42示为具有基板42上形成的n-外延层44。基板42为器件提供结构支撑。p+层46在外延层44上形成。轮廓48在外延层44和层46中形成以在轮廓之间构建台面。p-n结在n-外延层44和p+层46之间形成。基板42、外延层44和层46可以使用相反的导电类型来形成，即使用p+基板、p-外延层和n+层形成。

平面和台面工艺对制造工艺和设计标准强加了可能影响器件的电参数的某些限制。重要的考虑是高电压下p-n结的行为。因为结在器件表面终止，高电压产生电场弥散。因此，硅p-n结通常在器件的表面击穿。弥散电场减小器件击穿电压。为进行补偿，通常使用保护环或场板来扩展弥散电场。

取决于特定制造步骤，平面工艺可能具有劣化反向击穿电压且增加p-n结漏电流的表面态限制。表面态限制进一步约束即使其他设计参数适当也可能获得的击穿电压水平。平面工艺典型地需要深结来减小扩散结的曲率半径。然而，深结具有增加p-n结的侧壁电容的不利影响且增加制造成本。

在台面制造工艺中，光刻和蚀刻用于限定p-n结。再则，重要的考虑是高电压下p-n结的行为。如图3所示，对台面形状造型可以改善击穿电压，但是增加制造工艺的复杂度和成本。为形成轮廓和台面而去除硅使得晶片处理成问题且导致晶片破损和成品率损失。

平面和台面工艺使用不同类型的钝化膜来帮助维持稳定的反向击穿电压。例如，高温氧化可以用于钝化p-n结，接着是附加薄钝化层以获得稳定的结。在适配各种钝化膜时，膜内的表面态和电荷必须被密切地监控以防止不希望的特性。附加钝化层要求更多的处理，这些处理进一步导致可能劣化电参数的晶片破损和污染。钝化膜还给制造工艺增加成本、复杂度以及变化，这可能劣化膜特性以及p-n结。晶片破损的可能性限制了大直径晶片的使用，这增加了制造成本。