[发明专利]抑制比特错误校验码方案

权利要求书

1.一种用于抑制至少一个比特的装置，所述装置包括逻辑，所述逻辑用于：

产生与要存储在共享存储器中的高速缓存行对应的ECC(错误校正码)，所述ECC具有事件比特；

确定事件的发生和未发生中之一，以产生事件确定；

根据所述事件比特和所述事件确定来处理所述ECC码；

将处理后的ECC码和对应的高速缓存行存储于存储器中。

2.如权利要求1所述的装置，其中，所述共享存储器由多个处理器共享，并且要求所述对应的高速缓存行由所述多个处理器中的一个处理器存储，用于确定事件的发生和未发生中之一的所述逻辑包括用于确定所述一个处理器是否另外将数据高速缓存到其本地高速缓存中的逻辑。

3.如权利要求1所述的装置，其中，用于根据所述事件比特和所述事件确定来处理所述ECC码的所述逻辑包括用于如下操作的逻辑：

确定所述事件比特是否对应于所述事件确定，并且如果所述事件比特不对应于所述事件确定，则编码所述ECC以产生对应于所述事件确定的抑制比特。

4.如权利要求3所述的装置，还包括用于如下操作的逻辑：

从所述存储器读取所述ECC(“读取码”)；

处理所述读取码以产生第一处理后的码和第二处理后的码；

至少部分地基于所述第一处理后的码和所述第二处理后的码来推断所述事件的发生。

5.如权利要求4所述的装置，其中，用于处理所述读取码以产生第一处理后的码和第二处理后的码的所述逻辑包括用于如下操作的逻辑：

解码所述读取码以产生解码后的读取码，对所述解码后的读取码执行码校验，以及对所述读取码执行码校验。

6.如权利要求5所述的装置，其中，用于至少部分地基于所述第一处理后的码和所述第二处理后的码来推断所述事件的发生的所述逻辑包括用于如下操作的逻辑：

识别可校正的码；以及

读取所述可校正的码的所述事件比特以确定所述事件的发生和未发生中之一。

7.一种系统包括：

多个处理器；

共享存储器，其耦合到所述多个处理器；以及

集成电路，其耦合到所述多个处理器，并且具有存储器控制器逻辑，所述存储器控制器逻辑用于：

产生与要存储在共享存储器中的高速缓存行对应的ECC(错误校正码)；

确定事件的发生和未发生中之一，以产生事件确定；

根据所述事件确定来处理所述ECC；以及

将处理后的ECC和对应的高速缓存行存储于所述存储器中。

8.如权利要求7所述的系统，其中，要求所述对应的高速缓存行由所述多个处理器中的一个处理器存储，用于确定事件的发生和未发生中之一的所述存储器控制器逻辑包括用于确定所述一个处理器是否另外将数据高速缓存到其本地高速缓存中的逻辑。

9.如权利要求7所述的系统，其中，用于根据所述事件比特和所述事件确定来处理所述ECC码的所述逻辑包括用于如下操作的逻辑：

确定所述事件比特是否对应于所述事件确定，并且如果所述事件比特不对应于所述事件确定，则编码所述ECC以产生对应于所述事件确定的抑制比特。

10.如权利要求7所述的系统，其中，所述存储器控制器逻辑还用于：

从所述存储器读取所述码(“读取码”)；

处理所述读取码以产生多个处理后的码；

从所述多个处理后的码中的一个识别可校正的码；以及

如果识别了可校正的码，则读取所述可校正的码的事件比特以确定所述事件的发生和未发生中之一。

11.如权利要求10所述的系统，其中，用于处理所述读取码以产生多个处理后的码的所述存储器控制器逻辑包括用于如下操作的逻辑：

解码所述读取码以产生解码后的读取码，对所述解码后的读取码执行码校验，以及对所述读取码执行码校验。

12.如权利要求11所述的系统，其中，用于解码所述读取码以产生解码后的读取码的所述逻辑包括将抑制掩码的反码应用到所述读取码。