[发明专利]抑制比特错误校验码方案

说明书

技术领域

本发明的实施例涉及抑制比特错误校验码方案。

背景技术

当数据进出存储器时，会发生各种类型的错误。更普遍的，它们是单个比特错误，但是2比特以及其它类型的错误也可能发生。错误校验一般用于在将数据写入存储器或从存储器读出时校验数据的完整性。错误校验可以包括错误检测和/或错误校正。错误检测是检测存在由传输期间的噪声或其它故障引起的错误的能力。错误校正是重建初始的、无错数据的附加能力。有很多可用的方案。

错误校正码(ECC)是错误校验方案(特别是错误校正)的一个例子。在ECC中，例如，当通过存储器总线发送数据时，ECC产生逻辑(例如，异或算法)对该数据进行计算以产生ECC。然后将该数据和ECC一起存储在存储器中。当随后从存储器访问数据时(与ECC一起)，将ECC错误解码逻辑应用到该数据以产生错误检测和校正信息。然后能够使用该信息来校正该数据。

附图说明

通过示例的方式，而不是通过限制的方式在附图的图形中说明了本发明的实施例，其中相似的标记数字指代类似的元素，并且其中：

附图1说明了依照本发明的实施例的系统。

附图2说明了根据本发明的实施例的方法。

附图3说明了依照本发明的实施例的方法。

附图4说明了依照本发明的实施例的状态图。

具体实施方式

下文描述的示例仅为说明的目的，并且决不意图限制本发明的实施例。因此，对于详细描述了示例的地方，或者提供了一个或多个示例的地方，需要理解的是该示例不被解释为穷举的，并且不应将本发明的实施例限制为所描述和/或说明的示例。

附图1是说明了根据实施例的计算系统100的框图。在一些实施例中，计算系统100可包括多个处理器102A、102B、102C，直到N个处理器。如本文使用的，处理器102A、102B、102C中任意给定的一个可以被称作102N。本文讨论的“处理器”涉及用于完成计算任务的硬件和软件资源的任意组合。例如，处理器可包括中央处理单元(CPU)或微控制器来执行用于根据预定义的指令集处理数据的机器可读指令。处理器可以包括具有多个处理核的多核处理器，并且处理器可替代地指代可以包括在多核处理器中的处理核，其中操作系统可将该处理核感知为具有全套执行资源的分立的处理器。存在其它可能。

系统100可另外包括存储器106。存储器106可存储能够被执行的机器可执行指令132，和/或能够被访问、在其上运算、和/或操作的数据。本文提到的“机器可执行”指令涉及可被一个或多个机器理解的用于执行一个或多个逻辑操作的表达。例如，机器可执行指令132可包括可由处理器编译器解释的用于在一个或多个数据对象上执行一个或多个操作的指令。然而，这只是机器可执行指令的示例，并且本发明的实施例并不限于此方面。存储器106可包括，例如，只读、海量存储、随机存取存储器、非易失性存储器、和/或一个或多个其它类型的机器可访问存储器。在多处理器系统中，其中存储器是共享的并且使用本地高速缓存104A、104B、104C(处理器本地的高速缓存)进行同步，存储器中存储的数据可被称为高速缓存行(cache line)。

逻辑130可包括在系统100的任意部分上或其中。逻辑130可包括硬件、软件、或硬件和软件的组合(例如固件)。例如，逻辑130可包括电路(即，一个或多个电路)来执行本文描述的操作。例如，逻辑130可包括一个或多个数字电路、一个或多个模拟电路、一个或多个状态机、可编程逻辑、和/或一个或多个ASIC(专用集成电路)。逻辑130可以是硬布线的以执行一个或多个操作。可选地或附加地，逻辑130可体现在存储在存储器(例如存储器106)中的机器可执行指令132中，以执行这些操作。可选地或附加地，逻辑130可体现在固件中。逻辑可包括在系统100的各种部件中，例如在存储器控制器114中。尽管逻辑130被示出为存储器控制器114中的分离的框，但本领域的普通技术人员可以理解，存储器控制器114和逻辑130可另外包括在同一框中。一般而言，逻辑130可用于通过本文描述的各种部件来执行各种功能。