[发明专利]接口电路

说明书

技术领域

本发明涉及接口电路，特别是涉及用于通过可高速传输的差动方式进行主机设备和存储卡等辅助设备之间的双向数据通信的接口电路。

背景技术

近年来，在主机设备和存储卡等辅助设备之间采用的数据传输方式中，用到了各种各样的接口。在这之中，作为传输速度高速化的一个手段，采用了差动方式(例如，参照专利文献1)。如果使用差动方式则可以低振幅进行通信，若是获得了阻抗匹配状态的理想传输路径的话，即便在数m远的长距离也不出现负载，所以可实现高速地信号传输。

在作为高速存储器接口的DDR(Double Data Rate)方式或XDR(Extreme Data Rate)方式中，为了将存储器侧的电路简单化以降低成本，而成为主机侧对包括通信系统整体的时钟等待时间(clock latency)在内的定时(timing)进行管理的方式。存储器侧则成为不进行定时调整而以所输入的时钟获取数据的简单构成。

在高速差动传输中，作为保证时钟和数据的定时的方法，例如公知一种在接收侧搭载时钟恢复电路以调整差动数据的获取定时的方法。另外，也建议通过在发送侧改变数据的输出定时来发送，在接收侧准确地获取数据的时候从接收侧向发送侧发送同步信号，以保证定时的方式(例如，参照专利文献2)。

专利文献1：日本特开2008-186077号公报

专利文献2：美国专利第7408995号说明书

但是，在以往的高速差动传输方式中，在时钟源仅存在于主机设备侧的构成的情况下，必然会产生时钟及数据的等待时间的问题。另外，在采用了上述那样的使用了同步信号的定时保证方式的情况下，由于需要针对根据LSI的温度变化等而变化的数据和时钟的定时取得同步，故需要在发送侧和接收侧在一定期间频繁地进行同步信号的交换，所以在连续进行数据传输的系统中会出现问题。

发明内容

因此，本发明的目的在于，在主机设备和辅助设备之间的双向数据传输中，即便是时钟源仅存在于主机设备的构成，也可解除时钟及数据的等待时间的问题，可实现稳定的高速数据传输。

本发明作为一种用于在主机设备和存储卡等辅助设备之间双向执行数据传输的接口电路，被搭载于主机设备的第一LSI具备：第一时钟生成电路，其基于第一基准时钟，个别地生成第一发送用时钟和第一接收用时钟，并且生成辅助设备用的第二基准时钟；差动驱动器，其将第二基准时钟转换为差动时钟，向辅助设备输出；第一发送电路块，其使用第一发送用时钟将并行数据转换为差动串行信号，向辅助设备输出；第一接收电路块，其从辅助设备接收差动串行信号，并在使用第一接收用时钟使定时一致之后转换为并行数据。另外，被搭载于辅助设备的第二LSI具备：差动接收器，其从主机设备接收差动时钟，并转换为第三基准时钟；第二时钟生成电路，其基于第三基准时钟，个别地生成第二发送用时钟和第二接收用时钟；第二发送电路块，其使用第二发送用时钟将并行数据转换为差动串行信号，向主机设备输出；第二接收电路块，其从主机设备接收差动串行信号，并在使用第二接收用时钟使定时一致之后转换为并行数据。

根据本发明，在主机设备侧，基于第一基准时钟个别地生成第一发送用时钟和第一接收用时钟。另外与此同时，基于第一基准时钟还生成辅助设备用的第二基准时钟，转换为差动时钟后从主机设备发送到辅助设备。在辅助设备侧，将接收到的差动时钟转换为第三基准时钟，基于该第三基准时钟个别地生成第二发送用时钟和第二接收用时钟。即，在石英晶体振荡器等时钟源仅存在于主机设备的构成中，可在主机设备侧和辅助设备侧的每一侧保证动作定时，对于双向数据传输来说能解除时钟及数据的等待时间的问题。

另外，优选，所述第一时钟生成电路是输出多相时钟的多相时钟生成电路，且构成为能将第一发送用时钟和第一接收用时钟的带宽设定在不同的范围内、或者能动态地变更第一发送用时钟和第一接收用时钟的带宽，所述第二时钟生成电路是输出多相时钟的多相时钟生成电路，且构成为能将第二发送用时钟和第二接收用时钟的带宽设定在不同的范围内、或者能动态地变更第二发送用时钟和第二接收用时钟的带宽。

据此，可使数据传输的频率特性进一步地稳定。

另外，优选，所述第一LSI具备偏压电路，其输出连接在第一输入输出端子对之间所连接的终端电阻的中间，所述偏压电路至少在不进行数据传输的期间将公共电位保持在规定的电位上。

据此，可使切换传输方向时的数据传输稳定，且可缩短切换时间。

根据本发明，在时钟源仅存在于主机设备的构成中，可在主机设备侧和辅助设备侧的每一侧保证动作定时，可实现稳定的双向数据传输。