[发明专利]用于以厚度降低的有源层形成应变晶体管的结构应变基板

说明书

技术领域

一般而言，本发明涉及集成电路的制造，尤其涉及使用例如全局性应变硅基板等应力诱导源制造具有应变沟道区的晶体管，以增强MOS晶体管的沟道区中的载流子迁移率。

背景技术

一般而言，目前采用多种工艺技术来制造集成电路，其中，对于微处理器、储存芯片等复杂电路，CMOS技术因其在运行速度和/或功耗和/或成本效益方面的优越特性而成为当前最有前景的技术之一。在使用CMOS技术生产复杂集成电路的过程中，可在包括结晶半导体层的基板上形成数百万个晶体管，亦即n沟道晶体管和p沟道晶体管。MOS晶体管，不论是n沟道晶体管还是p沟道晶体管，都包括所谓的pn结(pn-junction)，其由高掺杂的源漏区与位于该源漏区之间经反向掺杂或弱掺杂的(inversely or weakly doped)沟道区之间的介面形成。沟道区的电导率，亦即导电沟道的驱动电流能力，是由栅极电极控制，该栅极电极与沟道区接近并通过薄绝缘层与该沟道区隔离。因在该栅极电极施加适当的控制电压而形成导电沟道时，该沟道区的电导率取决于掺杂浓度、多数载流子的迁移率以及-给定该沟道区沿晶体管宽度方向的延伸程度-源漏区之间的距离，亦称为沟道长度。因此，沟道区的电导率是决定MOS晶体管性能的主要因素。因此，降低沟道长度-以及与其关联的沟道电阻率的降低-是实现集成电路的运行速度增加的重要设计标准。

不过，晶体管尺寸的不断缩小牵涉与其关联的多个问题，例如降低了沟道的可控性，亦称为短沟道效应(short channel effect)。必须解决这些问题以避免过度抵消不断降低MOS晶体管的沟道长度所带来的优点。例如，随着栅极长度的降低，必须降低栅极绝缘层的厚度，该栅极绝缘层通常由基于氧化物的电介质构成，其中，该栅极电介质之厚度的降低可导致漏电流增加，因此基于氧化物的栅极绝缘层的厚度被限制在约1纳米至2纳米。因此，关键尺寸亦即晶体管的栅极长度的不断缩小需要调整并开发高度复杂工艺技术，从而例如在将基于氧化物的电介质尺寸推向容许漏电流的极限的同时补偿短沟道效应。因此，业界已提出针对特定的沟道长度藉由增加沟道区中的载流子迁移率来增强晶体管元件的沟道电导率，从而有可能使性能提升与降低栅极长度的技术节点推进相当，同时避免或至少延缓与器件尺寸相关的工艺调整所遇到的诸多问题。

增加载流子迁移率的一个有效机制是改变沟道区中的晶格结构，例如藉由在沟道区附近形成拉伸或压缩应力从而在沟道区中产生相应的应变，进而导致电子和空穴的迁移率发生改变。例如，针对标准晶向，沿该沟道长度方向在沟道区中形成单轴拉伸应变可增加电子的迁移率，其可直接转化为电导率的相应增加。另一方面，针对上述相同组态，在沟道区中的单轴压缩应变可增加空穴的迁移率，从而有可能增强p型晶体管的性能。在集成电路制造中引入应力或应变工程为下一代器件开辟了一条极有前景的途径，因为应变硅可被视为“新”型半导体材料，其能够制造快速强大的半导体器件而无需昂贵的半导体材料，同时还可使用许多成熟的制造技术。

在一些方法中，使用由永久覆盖层、间隙壁元件等形成的外部应力以在沟道区内形成期望的应变。尽管这是一种有前景的方法，但藉由施加特定的外部应力而在沟道区中形成应变的工艺取决于接触层、间隙壁等提供的外部应力进入沟道区以在其中形成期望应变的应力转移机制的效率。因此，对于不同的晶体管类型必须提供不同的应力覆盖层，其可导致多个额外的工艺步骤，其中，尤其任意额外的光刻步骤可显著影响总体的生产成本。另外，应力诱导材料(尤其是其内应力(intrinsic stress))的量不会无需显著设计变更而任意增加。例如，目前将形成于n沟道晶体管上方的介电层之相应部分中的拉伸应力程度限制在约1.5GPa(Giga Pascale；吉帕)，而在相邻晶体管元件之间距缩小的高密度器件区构成的复杂晶体管几何中必须降低拉伸应力材料的量，因此需要新开发相关沉积技术以基于应力覆盖层进一步提升n沟道晶体管的性能。另一方面，当前成熟的技术可为p沟道晶体管提供明显较高的压缩应力水平，从而在NMOS晶体管和PMOS晶体管的性能提升方面产生不均衡。