[发明专利]晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区

说明书

技术领域

一般而言，本发明系关于集成电路，且尤系关于通过使用应力源的具有应变沟道区域的晶体管，如，应力覆盖层，在漏极和源极区的应变半导体合金，以提高MOS晶体管的沟道区内的载流子迁移(charge carrier mobility)。

背景技术

一般来说，半导体生产领域目前实行的许多工艺技术，其中，对于复杂的电路，如微处理器，复杂的存储芯片和之类，由于优越的特点鉴于运行速度和/或功耗和/或成本效益，CMOS技术是最有前途的方法之一。使用CMOS技术在复杂的集成电路的制造，数百万晶体管，即，N沟道晶体管和p沟道晶体管形成在包括结晶半导体层的衬底上。MOS晶体管，不论是否考虑N沟道晶体管或P沟道晶体管，包括所谓的PN结(pn-junction)，由高掺杂漏极和源极区的界面形成，其带有负或弱掺杂沟道区于漏极区和源极区之间。沟道区的电导率，即导电沟道的驱动电流能力，是由形成在沟道区附近和由薄绝缘层分离之闸电极控制。导电沟道形成后，沟道区的电导率，由于适当的控制电压应用在栅电极，依赖于掺杂浓度，多数载流子迁移率，以及-在晶体管宽度方向的沟道区的给定延伸-在源极和漏极区之间的距离，其也被称为沟道长度。因此，在栅电极控制电压的应用，结合快速创建在绝缘层下的导电沟道的能力，沟道区域的整体导电率大致决定了MOS晶体管的性能。因此，对于完成运算速度和集成电路包装密度的增加，沟道长度减少是主导设计标准。

晶体管的尺寸不断缩小，但是，涉及到与此相关的问题必须得到解决，以便不被不适当地偏移通过不断降低MOS晶体管的沟道长度获得的优势。在这方面的一个主要问题是源极和漏极区的低薄板及接触电阻率及所连的任何接触点，并保持沟道可控性。例如，减少沟道长度可能需要栅电极与沟道区域之间的电容耦合的增加，其可能需要栅极绝缘层的厚度减少。目前，二氧化硅基栅绝缘层的厚度是在1到2纳米的范围，其中鉴于降低栅极电介质厚度时，漏电流通常成倍增加，进一步减少可能会不太理想。

临界尺寸的不断尺寸缩小，即晶体管的栅极长度，必须适应化修改和可能有关上述问题的高度复杂工艺技术的新发展。因此，已被提出通过给定的沟道长度的沟道区域内的载流子迁移率增加，通过提高晶体管元件的沟道导电率改进晶体管的性能，从而比未来的技术提供了实现性能改进的潜力，同时避免或至少推迟如栅极电介质缩放的上述问题。增加载流子迁移率的一个有效机制是沟道区域内的晶格结构的修正，例如，通过在沟道区域附近建立拉伸或压缩应力，以便在沟道区域内产生相应的应变，分别导致电子和电洞修正的迁移率。例如，对于标准的硅衬底创建沟道区域内的拉伸应变增加电子的迁移率，反过来，可以直接转换成电导率相应增加和因此之驱动电流和运行速度。另一方面，沟道区域内的压缩应变可能会增加电洞的迁移率，从而为提高p型晶体管性能的潜力。应力或应变工程的引入集成电路制造是进一步器件世代非常有前途的方法，因为例如应变硅可作为“新”型半导体材料，它可以使快速强大的半导体器件制造不需要昂贵的半导体材料，而许多行之有效的制造技术仍然可以使用。

依据创建晶体管元件的沟道区域的应变的有前途的方法，形成基本晶体管结构上的电介质材料可提供高应力状态，以在晶体管特别是在其沟道区域中，诱导所需类型的应变。例如，晶体管结构一般由层间电介质材料封闭，其可提供个别晶体管结构所需的机械和电子完整性，并可对额外的布线层的形成提供平台，个别电路元件之间提供电性互连通常是需要的。也就是说，可提供多个布线水平或金属化层，其可包括水平金属线和包括适当的导电材料用以建立电性连接的垂直通孔。因此，要提供适当的接触结构连接实际的电路元件，如晶体管，电容器之类，或带有第一金属化层的其个别部分。为此目的，层间电介质材料必须适当的图案化，以提供连接到电路元件的所需的接触区的个别开口，一般可通过使用蚀刻停止材料结合实际层间电介质材料来完成。