[发明专利]动态实时延迟表征和配置

说明书

相关申请的交叉引用

本申请要求于2008年9月11日提交的题为Dynamic Real-Time Delay Characterization and Configuration的美国专利申请号12/208,967的优先权，在此通过引用将其全部内容合并于此并且将其用于全部用途。

技术领域

本发明涉及集成电路存储器并且尤其涉及此类存储器的表征和配置。

背景技术

可编程逻辑设备（PLD)（有时也称为CPLD、PAL、PLA、FPLA、EPLD、EEPLD、LCA、FPGA或其他名字）是提供具有定制的集成电路的灵活性的固定集成电路的优点的公知集成电路。这样的设备在本领域中是公知的并且通常提供现成的（off the shelf）设备，其具有能够被编程来满足用户的特定需要的至少一部分。专用集成电路（ASIC）传统上是固定集成电路，然而，可以提供具有一个或多个可编程部分的ASIC；因此，集成电路设备具有ASIC和PLD这二者的质量是可能的。术语结构化的ASIC在此用来指代这样的设备。

结构化的ASIC是具有一些预定电路特性但是在某种程度上也是可定制的设备。例如，结构化的ASIC可以包括许多相对小的逻辑元件（在此称为混合逻辑元件或HLE）的二维阵列。这些HLE的基本电路通常是相同或基本相同的，并且由用于制造结构化的ASIC的掩模（mask）的子集来提供。因此，该子集中的掩模能够总是相同的或基本上相同的。由HLE执行的（一个或多个）总体功能能够通过定制用于制造特定结构化的ASIC产品的一个或多个附加的掩模而在一定程度上被定制。类似地，到、来自和/或HLE之间的连接能够通过定制用于制造产品的附加的掩模而被定制。因为结构化的ASIC具有相同的基本电路，所以设计它以执行特定任务的任务被极大地简化、加速、可靠性增加并且成本降低。整个ASIC不必被从头开始设计。而是仅必须设计可定制的掩模。

发明内容

根据本发明的例子的结构化的ASIC包括存储器的每个块中的延迟链。该延迟链是掩模可编程的以使得它能够针对不同要求被设置为不同的延迟。另外，掩模可编程的延迟链设置可以由JTAG控制器覆盖以使得不同的延迟可以被测试，而不管掩模编程的延迟。而且，提供了连接到存储器中的延迟链的熔丝盒。熔丝盒能够在掩模编程之后被写入，并且能够被用于存储覆盖（override）任何被掩模编程的延迟的最优延迟。因此，延迟可以通过JTAG控制器为测试目的而设置，并且还可以通过熔丝针对最终使用而设置，JTAG控制器和熔丝这二者覆盖由掩模编程设置的任何延迟。这在掩模编程之后提供了额外的灵活性。

根据一个示例的掩模可编程序集成电路包括：存储器；存储器中的用于提供延迟的延迟链，该延迟确定用于存储器的单元的读取和/或写入时间。掩模可编程开关，其可配置来指定由延迟链提供的延迟；以及控制器，其从集成电路外面接收一个或多个信号并且作为响应，生成用于指定由延迟链提供的延迟的指令，所述指令覆盖由掩模可编程开关指定的任何延迟。

根据一个示例的掩模可编程集成电路中的集成电路存储器包括：多个存储器单元；JTAG TAP控制器；熔丝盒；掩模可编程开关；第一复用器，其具有来自JTAG控制器的第一输入，来自熔丝盒的第二输入和从第一输入或第二输入中选择的输出；第二复用器，其具有来自第一复用器的第一输入，来自掩模可编程开关的第二输入和从第一输入或第二输入中选择的输出；以及包括多个延迟元件的延迟链和第三复用器，在延迟链中使用的延迟元件的数目由第三复用器根据第二复用器的输出来确定，在延迟链中使用的延迟元件的数目确定用于对所述多个存储器单元进行读取和/或写入的周期。

根据一个示例的配置掩模可编程集成电路的集成电路存储器中的存储器延迟的方法包括：提供在集成电路存储器中的第一延迟，该第一延迟由掩模可编程开关指定；以及随后用第二延迟来代替集成电路中的第一延迟，该第二延迟由通过JTAG输入提供给集成电路存储器的输入来指定。

附图说明

可以通过参考结合附图所进行的下面描述来最佳地理解本发明，所述附图图示了本发明的具体实施例。

图1示出结构化的ASIC中的多块存储器。

图2示出包括工程延迟链和掩模可编程开关的存储器的块的更详细视图。

图3示出包括可配置地连接到存储器的每个块的JTAG控制器和熔丝盒的存储器。

图4示出来自JTAG控制器和熔丝盒的连接如何连接到存储器的块中的工程延迟链。

图5示出用于使用通过JTAG控制器提供的不同延迟来确定最优延迟的过程。