[发明专利]研磨用组合物和半导体集成电路装置的制造方法

说明书

技术领域

本发明涉及适用于半导体集成电路等的新型研磨用组合物。

背景技术

近年来，随着半导体集成电路的高集成化的需求增高，半导体元件的微细化、布线的多层化等各种微细加工技术得到开发。因此，涉及布线形成的化学机械研磨(Chemical Mechanical Polishing，以下称为CMP)中，对新型研磨用组合物的需求大。另外，CMP用的研磨用组合物与单纯的机械研磨用组合物相比，由于要求非常高精度的研磨，因此需要非常严密的调节。

作为对新型研磨用组合物的具体需求，有防止表面的凹凸。

布线的多层化是指在形成电路之后使用光刻法等形成新的电路，如果在作为下层的电路表面存在凹凸，则位于它之上新形成电路的表面也出现凹凸，从光刻法中的焦点深度偏离，从而无法形成如设计那样的布线，因此在近年的半导体集成电路的设计中，要求以极高的精度将形成有电路的表面平坦化，使其不对其上的层的表面的平坦性产生影响。

另外，在品质的方面，由于表面的凹凸对布线的电特性产生影响，因此为了抑制品质上的波动，应该尽可能抑制表面的凹凸。

例如，在电路形成表面的平坦化的同时形成电路布线的镶嵌法中，在半导体集成电路装置的对象表面形成布线用的沟槽图案，以在该沟槽中埋设用于形成布线的铝或金属铜等电阻率低的金属的方式形成。金属首先通过镀法或溅射法在表面上形成膜，并在多数情形下对该膜以CMP技术进行研磨，除去布线部以外的金属，形成与沟槽对应的布线。此时，同时进行研磨面的平坦化。

此时，对隔着阻挡层设置于绝缘层上的铜层进行研磨从而交替形成铜埋设布线和绝缘层的图案形成中，在直至邻接于铜层的阻挡层露出的阶段(所谓第一研磨工序)中，存在阻挡层上残留铜的问题(铜残留)和铜布线上的凹点(凹坑)作为表面凹凸带来问题。

如果存在铜残留，则该部分与没有铜残留的部分相比形成隆起的状态，即使在之后的所谓第二研磨工序中也容易维持该原样形状，其结果容易产生表面凹凸。图1是示意性地示出具有铜残留21的部分比没有铜残留的部分22隆起的状态的截面图。这样的铜残留容易在布线密度高的部位发生，在此情形下，相应部位的铜布线厚度甚至可能比其他部位更厚。在图2和图3中示意性地示出其状态。图2示出布线密度高的部位23中存在铜残留21的状态。这种情形下，如果在之后的第二研磨工序中其影响仍残留，则部位23的铜布线厚度容易变得比处于没有铜残留的部位22中的铜布线的厚度更厚。另外，图2和图3中省略阻挡层的记载。

铜布线上的凹点可能是铜腐蚀的一种，是以约数万倍的倍率才能看见的微细凹点。

作为铜的研磨中使用的CMP用的研磨用组合物，公开有使用松香的研磨剂。但是，该研磨用组合物并不能完全应对铜残留，或者不能充分降低阻挡层的研磨速度(例如，参照专利文献1)。

另外，作为表面凹凸的问题，除了上述以外，还已知有如下文所述的凹陷和腐蚀。下文中，“平坦性提高”和“平坦化”是指提高凹陷和腐蚀中的至少一种。

现有技术文献

专利文献

专利文献1：国际公布号WO2007/072918(权利要求)

发明内容

发明所要解决的课题

本发明的目的在于提供一种能解决上述课题的新型研磨用组合物。本发明进一步的其它目的和优点能够通过以下的说明而明确。

用于解决课题的手段

根据本发明的第1方式，提供一种研磨用组合物，其在对隔着阻挡层设置于绝缘层上的铜层进行研磨从而交替形成铜埋设布线和绝缘层的图案形成中，在进行研磨直至邻接于所述铜层的所述阻挡层露出的工序(第一研磨工序)中使用，其中

所述研磨用组合物含有：

脂环族树脂酸，

胶体二氧化硅，其在研磨用组合物中的含量为0.1～1.5质量％，并且平均初级粒径为10～40nm，平均次级粒径为30～80nm，并且平均次级粒径×含量处于10～40的范围内，和

四甲基铵离子。

根据本发明的第2方式，提供如上述方式1所述的研磨用组合物，其还含有钾离子。

根据本发明的第3方式，提供如上述方式1或2所述的研磨用组合物，其中，四甲基铵离子在研磨用组合物中的含量以氢氧化四甲基铵换算为0.1～1.4质量％。

根据本发明的第4方式，提供如上述方式2或3所述的研磨用组合物，其中，钾离子在研磨用组合物中的含量以氢氧化钾换算为0.6质量％以下。