[发明专利]在CML信号逻辑系列之间转换的系统和方法

权利要求书

1.一种将第一逻辑类型的CML信号转换成第二逻辑类型的CML信号的方法，包括：

接收第一逻辑类型的信号；

通过所述第一逻辑类型的CML缓冲器传送所述信号；

然后，通过耦合电容器传送所述信号；以及

利用反馈，通过第二逻辑类型的CML缓冲器传送所述信号。

2.一种系统，包括：

第一CML缓冲器，被配置为接收第一偏置信号和第一CML逻辑系列的第一CML信号，以及基于所述第一CML信号和所述第一偏置信号生成所述第一CML逻辑系列的第二CML信号；

第一耦合电容器模块，耦合至所述第一CML缓冲器，并且被配置为接收所述第二CML信号以及基于所述第二CML信号生成第三CML信号；

第二CML缓冲器，被配置为接收第二偏置信号和所述第三CML信号，以及生成第二CML逻辑系列的第四CML信号；

反馈模块，耦合至所述第二CML缓冲器，并且被配置为接收所述第四CML信号和生成第五CML信号；以及

其中所述第二CML缓冲器被配置为基于所述第二偏置信号、所述第三CML信号、和所述第五CML信号生成所述第四CML信号。

3.如权利要求2所述的系统，其中所述第一CML缓冲器为pCML缓冲器。

4.如权利要求3所述的系统，其中所述第二CML缓冲器为nCML缓冲器。

5.如权利要求2所述的系统，其中所述第一CML缓冲器为nCML缓冲器。

6.如权利要求5所述的系统，其中所述第二CML缓冲器为pCML缓冲器。

7.如权利要求3所述的系统，其中所述pCML缓冲器包括：

第一PMOS，包括栅极、输入和输出，并且被配置为在所述第一PMOS的栅极接收高pCML输入信号；

第二PMOS，包括栅极、输入和输出，并且被配置为在所述第二PMOS的栅极接收低pCML输入信号；

第三PMOS，包括栅极、输入和输出，并且被配置为在所述第三PMOS的栅极接收偏置输入信号；

所述第三PMOS还被配置为接收输入电压，以及生成与所述第一PMOS的输入和所述第二PMOS的输入耦合的输出信号；

第一电阻，耦合至所述第一PMOS的输出，并且进一步耦合至地；

其中所述第一PMOS的输出为所述第二CML信号的低信号；

第二电阻，耦合至所述第二PMOS的输出，并且进一步耦合至地；以及

其中所述第二PMOS的输出为所述第二CML信号的高信号。

8.如权利要求4所述的系统，其中所述nCML缓冲器包括：

第一NMOS，包括栅极、输入和输出，并且被配置为在所述第一NMOS的栅极接收所述第三CML信号的高输入；

第二NMOS，包括栅极、输入和输出，并且被配置为在所述第二NMOS的栅极接收所述第三CML信号的低输入；

第三NMOS，包括栅极、输入和输出，并且被配置为在所述第三NMOS的栅极接收偏置输入信号；

所述第三NMOS的输入耦合至所述第一NMOS的输出和所述第二NMOS的输出，以及所述第三NMOS的输出耦合至地；

第三电阻，耦合至所述第一NMOS的输入，并且进一步耦合至电压源，其中所述第一NMOS的输出为所述第四CML信号的低信号；以及

第四电阻，耦合至所述第二NMOS的输入，并且进一步耦合至电压源，其中所述第二NMOS的输出为所述第四CML信号的高信号。

9.如权利要求2至8中任一项所述的系统，其中所述耦合电容器模块包括：

第一电容器，被配置为接收所述第二CML信号的高输入信号，以及生成所述第三CML信号的高输出；以及

第二电容器，被配置为接收所述第二CML信号的低输入信号，以及生成所述第三CML信号的低输出。

10.如权利要求2至9中任一项所述的系统，其中所述反馈模块还包括：

第一电阻，包括输入和输出，其中所述第一电阻的输入耦合至所述第四CML信号的低输出，以及所述第一电阻的输出耦合至所述第三CML信号的低信号；以及

第二电阻，包括输入和输出，所述第二电阻的输入耦合至所述第四CML信号的高输出，以及所述第二电阻的输出耦合至所述第三CML信号的高信号。