[发明专利]在CML信号逻辑系列之间转换的系统和方法

说明书

技术领域

概括地说，本发明涉及计算机信令的领域，更具体地，涉及在CML信号逻辑系列之间转换的系统和方法。

背景技术

通常，现代的电子设备采用可变电压下的电信号，所述可变电压之一指示逻辑“1”，而另一个指示逻辑“0”。表示逻辑“1”和“0”的特定电压定义了逻辑系列。逻辑系列可通过各种逻辑或设计风格来实现。一个特定逻辑风格是互补金属氧化物半导体(CMOS)。

由于某些技术优势，CMOS在数字集成电路的部分设计中是普遍的。例如，CMOS系统通常展现出非常低的静态功耗、高堆积密度、和宽噪声容限。然而，普通CMOS系统通常在高频率下承受较大动态功耗。CMOS系统还容易受到环境噪声的影响，并且被限制在他们的最大运行频率内。CMOS最大频率限度针对各种原因而上升，例如设备不匹配和电压轨噪声。这个问题在一些高速模拟电路设计中更加严重。例如，在以8GHz运行的模拟系统中，具有＜5ps的抖动的公差并不过分。

电流模式逻辑(CML)是克服标准CMOS系统的某些缺点的差分数字逻辑系列。通常，CML系统使用点对点的单向传输以312.5Mbit/s和3.125Gbit/s之间的速度发送数据。通常，CML电路以相比相应CMOS电路更低信号电压、更高运行频率、和更低电源电压运行。

具体地，CML电路采用差分信令并依赖于全差分放大器。差分信令消除共同模式噪声，还减少总噪声。此外，恒定DC电流流经每个差分放大器，从放大器的一端调整至另一端，以提供基于在电路中使用的CML逻辑系列的信令方案。与恒定电路相关的电源噪声和压降(droop)明显低于在共同CMOS系统中发现的。

典型的CML电路采用两个特征逻辑系列中的一个或两个，这有别于静态CMOS逻辑系列。例如，在静态CMOS中，典型的逻辑系列向地分配逻辑“0”，以及向例如1.2V的电压分配逻辑“1”。

相反，CML电路采用两个不同的逻辑系列，称为“nCML”和“pCML”，他们都使用差分信令。nCML逻辑系列向例如1.2V的电压分配逻辑“1”。nCML标准将逻辑“0”定义为逻辑“1”的偏移。例如，在一个共同系统中，nCML逻辑“0”大约小于电源电压400mV。因此，在电源电压为1.2V时，nCML逻辑“0”为800mV。pCML逻辑系列向地分配逻辑“0”，并且将逻辑“1”定义为地的偏移。例如，在一个共同系统中，pCML逻辑“1”为400mV。

每个CML系列提供特定的优点。例如，nCML系列提供更大的增益，并且pCML系列提供更好的抗噪声。然而，在两个情况下，从逻辑高到逻辑低的电压摆动小于电源电压和地之间的差。由此，相对更小的差分电压操控在差分放大器中的电流，从而放大器保持在饱和状态。

由于nCML和pCML提供特定的优点，有时候设计者期望在特定架构中将两个逻辑系列混合在一起。然而，nCML和pCML电路具有非常不同的设计需求。由此，采用两个逻辑系列的架构需要差分电平转换器，将CML信号从一个逻辑系列转换成另一个。

在CML逻辑系列之间转换的传统方法忍受明显的缺陷。例如，已知CML转换器常常是复杂的，并且占用较大电路面积。此外，典型的CML转换器从CML转换成中间格式，例如CMOS，从而导致功耗增加和延迟。此外，转换处理常常将差分信号制成两个不同信号，他们必须被转换回差分信号，这样将导致差错。

发明内容

提供以下内容，便于理解公开实施例唯一的某些创新性特征的理解，并非用于完全描述。实施例的各个方面的完全理解可通过整体考虑整个说明书、权利要求书、附图和摘要来获得。

一种系统，包括：第一CML缓冲器，被配置为接收第一偏置信号和第一CML逻辑系列的第一CML信号。所述第一CML缓冲器基于所述第一CML信号和所述第一偏置信号生成所述第一CML逻辑系列的第二CML信号。第一耦合电容器模块耦合至所述第一CML缓冲器。所述第一耦合电容器模块接收所述第二CML信号以及基于所述第二CML信号生成第三CML信号。第二CML缓冲器耦合至所述耦合电容器模块，并且接收第二偏置信号和所述第三CML信号，生成第二CML逻辑系列的第四CML信号。反馈模块耦合至所述第二CML缓冲器，并且接收所述第四CML信号和生成第五CML信号。所述第二CML缓冲器基于所述第二偏置信号、所述第三CML信号、和所述第五CML信号生成所述第四CML信号。

附图说明

附图与具体实施方式一起进一步示出实施例，用于说明这里公开的实施例，在附图中，类似标号指的是各个图中相同或功能相近的元素，并且附图合并且形成说明书的一部分。