[发明专利]多串行接口堆叠裸片存储器架构

说明书

相关申请案交叉参考

本申请案主张2008年10月30日提出申请的第12/261,942号美国申请案的优先权权益，所述申请案为2008年7月2日提出申请的序列号为12/166,814的美国申请案、2008年7月2日提出申请的序列号为12/166,871的美国申请案及2008年7月21号提出申请的序列号为12/176,951的美国申请案的部分接续申请案。这些申请案均以引用方式并入本文中。

技术领域

本文所描述的各种实施例涉及与半导体存储器(包含堆叠裸片存储器架构)相关联的设备、系统及方法。

背景技术

微处理器技术以比半导体存储器技术快的速率演进。因此，通常在现代主机处理器与所述处理器与其配对以接收指令及数据的半导体存储器子系统之间存在性能不匹配。举例来说，据估计，一些高端服务器闲置四个时钟中的三个时钟来等待响应于存储器请求。

另外，软件应用及操作系统技术的演进随着处理器核心及线程数目不断增加而增加了对较高密度存储器子系统的要求。然而，当前技术的存储器子系统通常在性能与密度之间表现折衷。较高带宽可限制可连接于系统中的存储器卡或存储器模块的数目不超过电子装置工程联合委员会(JEDEC)电气技术规范。

虽然已提出对JEDEC接口标准(例如动态数据速率(DDR)同步动态随机存取存储器(SDRAM))的扩展，但通常可发现关于未来所预测的存储器带宽及密度的不足。缺点包含存储器功率优化的不足及主机处理器与存储器子系统之间的接口的唯一性。后一缺点可导致当处理器及/或存储器技术改变时需要重新设计接口。

附图说明

图1是根据本发明的各种实例性实施例的存储器系统的框图。

图2是根据各种实例性实施例的与逻辑裸片堆叠在一起的堆叠式裸片3D存储器阵列的剖切概念性视图。

图3及图4是展示根据各种实例性实施例的与实例性包相关联的字段的包图。

图5是根据各种实例性实施例的存储器库控制器及相关联模块的框图。

图6A及6B是图解说明根据各种实例性实施例的方法的流程图。

图7A及7B是图解说明根据各种实例性实施例的方法的流程图。

具体实施方式

图1是根据本发明的各种实例性实施例的存储器系统100的框图。存储器系统100操作以在一个或一个以上发端装置及/或目的地装置(例如，一个或一个以上处理器)与堆叠式阵列存储器“库”集合之间大致同时传送多个出站及/或入站命令、地址及/或数据流。可产生增加的存储器系统密度、带宽、并行性及可缩放性。

本文中的多裸片存储器阵列实施例聚集在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。本文中称为“存储器库”的堆叠式裸片群组的子区段分用共用控制逻辑。所述存储器库架构策略性地分割存储器控制逻辑以在提供较精细粒度的通电存储器组时增加能量效率。本文中的实施例还实现标准化的主机处理器/存储器系统接口。标准化接口可减少因存储器技术演进所致的重新设计周期时间。

图2是根据各种实例性实施例的与逻辑裸片202堆叠在一起的堆叠式裸片3D存储器阵列200的剖切概念性视图。存储器系统100并入有一个或一个以上平铺存储器阵列堆叠，例如，堆叠式裸片3D存储器阵列200。多个存储器阵列(例如，存储器阵列203)制造于多个裸片(例如，裸片204)中的每一者上。然后，所述存储器阵列裸片经堆叠以形成堆叠式裸片3D存储器阵列200。

所述堆叠裸片中的每一者划分成多个“瓦片”(例如，与堆叠裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。在一些实施例中，每一存储器阵列203可在存储器系统100中配置为一个或一个以上独立存储器组。存储器阵列203并不限于任一特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。

堆叠式存储器阵列瓦片集合208可包含来自所述堆叠裸片中的每一者的单个瓦片(例如，瓦片212B、212C及212D，其中图1中看不出基底瓦片)。功率、地址及/或数据以及类似共用信号可沿“Z”维度220在本文中称为“贯穿晶片互连件”(TWI)的导电路径(例如，导电路径224)上穿越堆叠式瓦片集合208。注意，TWI不需一定要全部穿过特定晶片或裸片。