[发明专利]制造衬底的方法

说明书

技术领域

本文中所揭示的实施例涉及制造衬底的方法，例如，如可用于集成电路的制造中的衬底。

背景技术

集成电路通常形成于例如硅晶片或其它半导电材料的半导体衬底上。大体上，将半导电、导电或绝缘的各种材料的层用于形成集成电路。例如，使用各种工艺来对各种材料进行掺杂、离子植入、沉积、蚀刻、生长等。半导体处理中的持续目标为继续争取减小个别电子组件的尺寸，借此允许实现更小且更密集的集成电路。

用于图案化且处理半导体衬底的一种技术为光刻。此技术包括通常被称为光致抗蚀剂的可图案化掩模层的沉积。这些材料可经处理以修改其在某些溶剂中的溶解度，且借此可容易地用于在衬底上形成图案。举例来说，光致抗蚀剂层的部分可经由例如掩模或光掩模的辐射图案化工具中的开口而暴露于光化能量，以与沉积后状态中的溶解度相比改变暴露区域对比未暴露区域的溶剂溶解度。此后，取决于光致抗蚀剂的类型，可移除暴露或未暴露区域，借此在衬底上留下光致抗蚀剂的掩模图案。在经掩蔽部分旁的下层衬底的邻近区可例如通过蚀刻或离子植入而受到处理以实现对邻近于掩模材料的衬底的所要处理。在某些例子中，利用光致抗蚀剂的多个不同层及/或光致抗蚀剂与非辐射敏感掩模材料的组合。

特征尺寸的连续减小对用于形成特征的技术提出不断增加的要求。举例来说，光刻通常用于形成图案化特征，例如，导电线路。通常被称为“间距”的概念可用于描述特征连同紧邻于其的间隔的尺寸。间距可经定义为在直线横截面中的重复图案的两个邻近特征中的相同点之间的距离，借此包括特征的最大宽度及到下一紧邻的特征的间隔。然而，归因于例如光学器件及光或辐射波长的因素，光刻技术倾向于具有最小间距，当低于其时特定光刻技术无法可靠地形成特征。因此，光刻技术的最小间距为使用光刻时的持续特征尺寸减小的障碍。

间距加倍或间距倍增为一种用于将光刻技术的能力扩展超过其最小间距的经提议方法。此方法通常通过沉积隔片形成层以具有小于最小的可能的光刻特征尺寸的厚度的横向厚度来形成比最小光刻分辨率更窄的特征。隔片形成层通常经各向异性蚀刻以形成次光刻特征，且接着从衬底蚀刻以最小光刻特征尺寸形成的特征。

使用间距实际上减半的此技术，间距的此减小常规上被称为间距“加倍”。更一般来说，“间距倍增”包含两倍或两倍以上的间距增加，且也包含除整数以外的分数值的间距增加。因此，常规上，间距乘以某因子的“倍增”实际上涉及使间距以所述因子减小。

附图说明

图1为根据本发明的一实施例的工艺中的衬底的图解剖视图。

图2为在图1的处理步骤之前的处理步骤的图1衬底的视图。

图3为在由图1所示的处理步骤之后的处理步骤的图1衬底的视图。

图4为在由图3所示的处理步骤之后的处理步骤的图3衬底的视图。

图5为在由图4所示的处理步骤之后的处理步骤的图4衬底的视图。

图6为在由图5所示的处理步骤之后的处理步骤的图5衬底的视图。

图7为在由图6所示的处理步骤之后的处理步骤的图6衬底的视图。

图8为在由图7所示的处理步骤之后的处理步骤的图7衬底的视图。

图9为在由图8所示的处理步骤之后的处理步骤的图8衬底的视图。

图10为在由图9所示的处理步骤之后的处理步骤的图9衬底的视图。

图11为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。

图12为在由图11所示的处理步骤之后的处理步骤的图11衬底的视图。

图13为在由图12所示的处理步骤之后的处理步骤的图12衬底的视图。

图14为在由图13所示的处理步骤之后的处理步骤的图13衬底的视图。

图15为在由图14所示的处理步骤之后的处理步骤的图14衬底的视图。

图16为在由图15所示的处理步骤之后的处理步骤的图15衬底的视图。

图17为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。

图18为在由图17所示的处理步骤之后的处理步骤的图17衬底的视图。

图19为在由图18所示的处理步骤之后的处理步骤的图18衬底的视图。

图20为在由图19所示的处理步骤之后的处理步骤的图19衬底的视图。

图21为在由图20所示的处理步骤之后的处理步骤的图20衬底的视图。

图22为在由图21所示的处理步骤之后的处理步骤的图21衬底的视图。

图23为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。