[发明专利]最小化对存储器阵列及支持电路的位干扰及电压耐受要求的用于对N沟道金属氧化物半导体电可擦除可编程只读存储器单元阵列进行编程及擦除的方法

说明书

相关申请案交叉参考

本申请案是以下专利申请案的部分接续申请案且主张其优先权：序列号为11/421,734的共同拥有的美国专利申请案；2006年6月1日提出申请；现在为第7,466,591号美国专利；2008年12月16日颁布；标题为“用于对N沟道金属氧化物半导体电可擦除可编程只读存储器单元阵列进行编程及擦除的方法最小化对存储器阵列及支持电路的位干扰及电压耐受要求(A Method for Programming and Erasing an Array of NMOS EEPROM Cells That Minimizes Bit Disturbances and Voltage Withstand Requirements for the Memory Array and Supporting Circuits)”，由杰弗里·A.·施尔德(Jeffrey A.Shield)、肯特·D.·休伊特(Kent D.Hewitt)及唐纳德·S.·戈伯(Donald S.Gerber)提出；且出于所有目的而特此以引用的方式并入本文中。

技术领域

本发明涉及半导体装置，且更具体来说涉及可以对存储器阵列单元及支持电路的最小位干扰及电压耐受要求进行编程及擦除的N沟道电可擦除可编程只读存储器(EEPROM)(下文称存储器)装置。

背景技术

制作电可擦除可编程只读存储器(EEPROM)的惯例是由于较简单的制造工艺及较低的编程电压而在P阱衬底上方制作N沟道单元。凯伍德(Caywood)所使用的在标题为“低压单供应互补金属氧化物半导体电可擦除只读存储器(Low Voltage Single Supply CMOS Electrically Erasable Read-Only Memory)”的第5,986,931号美国专利中所揭示的方法精密地制作相反配置(即，P沟道装置位于N阱上方，所述N阱本身驻存于P型衬底中)，所述专利是第5,790,455号美国专利及第5,986,931号美国专利(凯伍德2)及5,790,455号美国专利(凯伍德1)的部分接续案，其出于所有目的而以引用的方式并入本文中。凯伍德方法的新颖性是在维持凯伍德之前的相关技术中所见的类似写入速度的同时减小擦除及写入装置所需的所施加电压的量值以及消除相关技术中的功能上必需的某些组件。

参考图1，其图解说明N沟道记忆体装置相关技术。每一存储器晶体管(MEM)需要行选择晶体管(SEL)，其控制从位线(BL)接收的数据。此外，如果需要字节寻址，那么装置针对每八个存储器晶体管包含一字节选择晶体管(BYTE)。随着P沟道/N阱装置的出现，由凯伍德解决的问题是行选择晶体管的消除。甚至在凯伍德之后，字节选择仍需要字节选择晶体管的存在。字节选择晶体管的消除导致在擦除操作之后必须对整个行进行重编程的不合意效应。

参考图2，针对单个存储器晶体管1概括地图解说明凯伍德方法。在P型衬底2内形成N阱3。在N阱3内形成漏极4及源极5的P沟道。在漏极4及源极5的有源区域之后形成存储器晶体管1的多晶硅1或浮动栅极6。在所述浮动栅极上方制作所述存储器晶体管的多晶硅2或控制电极7。各种非导电层8使P沟道4及5、浮动栅极6与控制电极7彼此绝缘。

图3图解说明成阵列的多个单元行100(通常连接到存储器晶体管的栅极电极)及多个列200(通常连接到存储器晶体管的源极及漏极电极)，其中单个N阱300衬底上存在单元行及单元列两者。如图3中所展示的凯伍德P沟道存储器阵列的限制是，在特定操作期间必须选择、因此必须写入或擦除任一特定行中的所有存储器单元。

或者如所述(如凯伍德所揭示)，所述单元行未经分段使得所述单元行中的一些存储器单元可选择用于写入而所述行中的其它存储器单元未经选择。因此，为对单个存储器单元的内容进行编程，则必须对整个单元行进行编程以改变一个存储器单元中的数据。

在许多应用中，需要改变一次一个字节地改变存储器阵列中的数据。在N沟道装置现有技术中，此特征通过针对每八个存储器晶体管包含一字节选择晶体管(BYTE)来实现，如图1中所展示。此方法的缺点是对硅面积的需求增加以适应字节选择晶体管(BYTE)的额外开销。举例来说，仅从晶体管视角来看，用于每八个存储器晶体管的字节选择晶体管(BYTE)需要11％额外开销(即，1/9)。