[发明专利]具有结场效应晶体管装置结构的低功率存储器装置

说明书

技术领域

本发明大体来说涉及半导体装置，且更特定来说涉及存储器装置及结场效应晶体管(JFET)装置结构。

背景技术

动态随机存取存储器(DRAM)是常规上实施于电子装置中的一类存储器。DRAM存储器单元通常包含存取装置及存储器元件。存取装置允许将电荷转移到存储器元件及从存储器元件转移电荷以促进存储器装置中的读取及写入操作。互补金属氧化物半导体场效应晶体管(通常称为“CMOS”晶体管)通常用作DRAM存储器单元的存取装置。存储器单元通常布置成若干个行及列以提供存储器阵列。

DRAM装置是动态的，因为一旦将数据位写入到存储器单元中，所述数据即开始降级。具体来说，存储于DRAM存储器单元的存储器元件中的电能可仅在电能增加或减少之前表示所述数据达有限时间周期且不再表示原始数据。为了避免数据丢失，不断地刷新或重新写入所述存储器单元。存储器单元的保持时间是指存储器单元在其需要被刷新之前能够维持存储器的时间长度。通常，要求DRAM存储器单元的保持时间是64ms，且如此，单元每64ms被刷新一次。如果存储器阵列中的存储器单元具有小于64ms的保持时间，那么当位变得不可从所述存储器阵列读取时系统可损毁且数据可丢失。各种因素可引起特定单元不能够实现64ms的保持时间。

泄漏是减少的保持时间的一个可能原因。泄漏是指其中电流在不期望电流流动时(例如在装置处于关断状态中时)流动的状况。举例来说，在存储器单元中，泄漏可是指当存取装置关断时电流流入及/或流出存储器元件。CMOS存取装置中的泄漏的一个原因是捕集状态。捕集状态可在于硅与二氧化硅的界面处形成悬空键时发生。由于悬空键，电子及空穴可形成且重组(产生及重组中心)且因此可防止晶体管完全关断。图1图解说明展现在100摄氏度及150摄氏度下的状态或位波动的常规基于nMOS的DRAM单元。状态波动还可导致不可预测的保持时间。所述波动的不稳定性质由沿半导体与绝缘体(氧化物)(例如CMOS存取装置中与半导体沟道具有栅极氧化物界面的栅极氧化物)之间的界面所捕集的电子产生。

除泄漏以外，CMOS存取装置还展现高栅极电容。此由分离栅极与沟道的栅极氧化物产生。栅极电容根据以下公式与电压、电流及存取装置的速度相关：(C×V)/I＝t；其中C表示栅极电容，V表示电压，I表示电流，且t表示时间。因此，假定恒定的电压供应，则在电流减小时或在电容增加时，装置的速度变慢。较高供应电压(Vcc)帮助抵消栅极电容的效应且维持存取装置的合理速度。

一般来说，DRAM存储器阵列的芯片上电源提供大于1.5V的Vcc。除维持存取装置的操作速度外，较高Vcc还可在常规基于nMOS的DRAM单元中导致减少的位故障。图2是带标度的曲线图，其图解说明存储器阵列中随时间而变且由常规基于nMOS的DRAM存储器单元中的较高Vcc所致的减少的位故障。因此，较高Vcc实现较高驱动电流，所述较高驱动电流又导致存取装置写入到存储器元件中的更好能力。因此，为了提供快速nMOS存取装置，Vcc电压应相对高，即，大于1.5V。

由于CMOS存取装置的操作所需的较高电压，CMOS装置的按比例缩放可成问题。具体来说，在装置按比例缩放时，可存在存储器单元之间以及存储器单元与其它组件之间的寄生效应的增加。另外，在存储器单元经按比例缩放以实现更小及更密集堆填的阵列时，由CMOS存取装置引起的泄漏增加。此外，尽管在许多应用中使用较高供应电压通常可为优选的，但较高供应电压导致较高功率消耗。本发明的实施例可解决上文所陈述的问题中的一者或一者以上。

附图说明

在阅读以下详细说明之后且在参考图式之后本发明的优点可变得显而易见，图式中：

图1针对常规基于nMOS的DRAM存储器单元图解说明在100摄氏度及150摄氏度下的位波动；

图2是带标度的曲线图，其展示存储器阵列中随时间及常规基于nMOS的DRAM存储器单元的电压而变的位故障；

图3图解说明根据本发明的实施例的基于处理器的装置的框图；

图4是根据本发明的实施例并入有存储器单元阵列的集成电路的部分示意性图解说明；

图5图解说明根据本发明的实施例的增强模式nJFET存取装置；

图6图解说明根据本发明的实施例的nJFET凹入式存取装置；

图7图解说明根据本发明的实施例的不具有栅极氧化物的鳍式FET存取装置；

图8A到图8B图解说明根据本发明的实施例的RAD-鳍式JFET存取装置；