[发明专利]结场效应晶体管装置结构及其制作方法

说明书

技术领域

本发明的实施例大体来说涉及半导体装置领域。更特定来说，本发明的实施例涉及经改进半导体装置及用于制作经改进半导体装置的技术。

背景技术

当前，用于实施集成电路中的逻辑装置的最常用晶体管是金属氧化物半导体场效应晶体管(MOSFET)。举例来说，互补n型及p型MOSFET的组合(称为“CMOS”的技术)允许形成逻辑装置，例如AND门、NOR门、NAND门及OR门。在CMOS中，n-MOS与p-MOS装置串联连接且无漏极电流流动—除了两个不同状态之间的切换过程期间的小充电电流。MOSFET大小已通过通常称为“按比例缩放”的经改进制作技术而减小，此已导致更小、更快且更密集的电路。

然而，近来，通常与按比例缩放相关联的速度益处已因MOSFET中固有的基本物理限制而减弱。举例来说，为了切换MOSFET的电压状态，必须使所述MOSFET的栅极端子带充足电荷。将接通MOSFET的电荷量与MOSFET的栅极端子的电容成比例。按比例缩放的一个结果是减小栅极绝缘体的厚度以维持可接受小的短沟道效应。此外，为了抵抗可由减小的电介质厚度产生的增加的泄漏电流且借此保持栅极泄漏电流低于可接受水平，所述栅极绝缘体可由具有高于二氧化硅的介电常数(k为3.9)的介电常数“k”的电介质制成。减小的厚度及较高介电常数两者导致较高电容。因此，虽然对于经按比例缩放的CMOS装置，最大漏极电流可增加，但此益处在很大程度上受到增加的电容的限制。结果是，虽然CMOS装置的密度继续增加，但此些装置的速度性能大致不随世代增加。

另一方面，结场效应晶体管(JFET)不利用绝缘栅极。而是，在典型JFET中，栅极是经p掺杂或经n掺杂半导体材料且所述栅极直接接触半导体主体，从而在所述栅极与晶体管的导电沟道之间形成p-n结。由于JFET不利用绝缘栅极，因此JFET中的总栅极电容可大大地减小，此可导致与现有CMOS技术相比较高的晶体管切换速度。

然而，常规JFET因JFET的栅极与沟道之间的p-n结的低正向偏置接通电压(即，二极管接通电压)而具有有限的适用性。在典型JFET中，当栅极电位充分低时，栅极-沟道界面处的耗尽区防止导电。为了接通JFET，提升栅极电位，此使耗尽区变窄，从而允许电流在源极与漏极之间流动。当栅极电位提升到高于栅极与沟道之间的p-n结的正向偏置电位(通常0.6到0.7伏)时，电流接着开始从栅极流动到漏极，从而增加装置的功率消耗。因此，存在对可施加到JFET的电压的限制。因此，常规JFET在利用相对于JFET的二极管接通电压为高的电压的系统或装置中可能不适合。

因此，提供具有与现有CMOS技术相比减小的栅极电容及较快的切换速度的经改进低功率半导体装置可为有利的。具体来说，提供具有解决上文所论述限制的经改进电特性的JFET可为有利的。

附图说明

图1图解说明根据本发明的实施例的基于处理器的装置的框图；

图2图解说明根据本发明的实施例并入有存储器单元阵列的集成电路的部分示意性图解说明；

图3到图5是根据本发明的实施例并入有互补PIN栅极JFET的逻辑装置的电路示意图；

图6到图8是根据本发明的一个或一个以上实施例的JFET的横截面图；

图9图解说明根据本发明的实施例离子从绝缘体到半导体的外扩散；

图10到图12是根据本发明的实施例的多层级JFET结构的横截面图；且

图13是描绘根据本发明的一个或一个以上实施例用于制作JFET的工艺的流程图。

具体实施方式

本发明的实施例涉及JFET，其具有解决上文所论述限制的经改进电特性，从而使其更适合于各种各样的半导体装置，例如逻辑装置及存储器存取装置。具体来说，数个实施例涉及用于提升可施加到JFET的栅极的电压电平而不超过栅极与沟道之间的p-n结的二极管接通电压的方法及装置。数个实施例还涉及包含具有经改进电特性的JFET的系统及装置。

为清晰起见，注意，在论述所沉积材料之间的关系时，使用术语“在…上方”或“在…上面”来描述连接但可或可不直接接触的材料。相反，使用术语“直接在…上”来指示所述材料之间的直接接触。