[发明专利]半导体装置

说明书

技术领域

本发明涉及要求低接通电阻和高耐压的半导体装置。

背景技术

作为要求低接通电阻和高耐压的电力用半导体装置，使用在半导体衬底的两主面分别配置电极的纵型半导体装置。例如，纵型的功率MOS场效应晶体管(MOSFET)中，在被分别形成于半导体衬底的两主面的源极区域和漏极区域夹持的漂移区域中流过电流。在功率MOSFET接通时，漂移区域为电流路径，在截止时漂移区域耗尽而提高耐压。

为了降低功率MOSFET的接通电阻，提高漂移区域的杂质浓度来降低漂移区域的电阻是有效的。但是，当提高漂移区域的杂质浓度时，耗尽层的延伸变得不充分，耐压降低。即，在高耐压和低接通电阻之间存在折衷关系。

因此，提出了具有超接合构造的漂移区域的功率MOSFET(例如参照专利文献1)。超接合构造的漂移区域为沿半导体衬底的主面交替配置了柱状的p型半导体区域和柱状的n型半导体区域的构造。通过从由这些p型半导体区域和n型半导体区域形成的pn结延伸的耗尽层将漂移区域耗尽，保持功率MOSFET的耐压。因此，即使为了实现低接通电阻而提高杂质浓度，从而使耗尽层的延伸变小，也可以通过缩窄柱状的p型半导体区域和n型半导体区域的宽度，将漂移区域完全耗尽。由此，能够实现功率MOSFET的低接通电阻和高耐压。

专利文献1：日本特开2002-83962号公报

为了实现上述的超接合构造的漂移区域，采用在半导体衬底上形成深沟槽，由与半导体衬底不同导电型的外延层填埋该深沟槽的方法。在此，“深沟槽”为深度数十μm、例如20μm～100μm左右的沟槽。但是，在深沟槽内存在距侧面的距离与其它区域不同的区域的情况下，由外延层进行的深沟道的填埋不能均一地进行，有时在距深沟槽内侧面的距离大的区域形成空洞。存在由于在漂移区域产生空洞而引起半导体装置的耐压降低或泄漏电流增大等带来的品质恶化的问题。

发明内容

鉴于上述问题点，本发明的目的在于，提供抑制了在漂移区域发生空洞的半导体装置。

根据本发明的一实施方式，提供一种半导体装置，其具备：(1)第一导电型的半导体衬底；(2)多个第二导电型的半导体区域，其分别与半导体衬底的第一主面平行地沿行方向或列方向延伸，且分别埋入以一定间隔彼此分开地形成于半导体衬底内的多个条纹状沟槽内，通过使耗尽层彼此相接，将半导体衬底和半导体区域耗尽，该耗尽层从由半导体衬底分别与半导体区域形成的多个pn结向与第一主面平行的方向延伸。

根据本发明，可以提供在漂移区域中不形成空洞的半导体装置。

附图说明

图1是表示本发明实施方式的半导体装置的构成的示意的俯视图；

图2是沿图1的II-II方向的剖面图；

图3(a)是包含T字形状的半导体区域的俯视图，图3(b)是包含L字形状的半导体区域的俯视图；

图4(a)是沿图3(a)及图3(b)的IVA-IVA方向的剖面图，图4(b)是沿图3(a)及图3(b)的IVB-IVB方向的剖面图；

图5是表示曲线形状的半导体区域的俯视图；

图6是沿图5的VI-VI方向的剖面图；

图7是表示本发明实施方式的半导体装置的其它构成的示意性俯视图；

图8是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其1)；

图9是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其2)；

图10是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其3)；

图11是用于说明本发明实施方式的半导体装置的制造方法的工序剖面图(其4)。

附图标记说明

C...空洞

10...半导体衬底

21～23...半导体区域

31～3n...半导体区域

41...源极区域

42...漏极区域

43...基极区域

45...接触区域

51...栅极绝缘膜

52...层间绝缘膜

100...漂移区域

101...第一主面

102...第二主面

300...半导体区域

310...沟槽

410...源电极层

420...漏电极层

430...栅电极层

435...周边部

具体实施方式