[发明专利]具有内核时钟同步的均步信号传输系统

说明书

优先权声明

本申请要求以下美国专利申请的优先权：

(i)2009年1月12日提交的名为“4.3GB/S Mobile Memory Interface with Power-Efficient Bandwidth Scaling”的美国临时专利申请No.61/144,135；以及

(ii)2009年3月2日提交的名为“Mesochronous Low-Power Signaling System”的美国临时专利申请No.61/156,872。

上述专利申请在此通过引用而全文并入。

技术领域

本公开总体上涉及数据通信系统，并且更具体地涉及低功率应用中的高速信号传输。

背景技术

均步时钟信号经常用于为同步存储器系统中的信号传输操作定时。通过使用相同的时钟源来提供存储器控制器和存储器设备两者中的发射/接收定时，避免了频率漂移，从而产生相对简单、鲁棒的定时布置。然而，由于时钟参考分发在控制器与存储器之间的空间中，因此两个芯片的时钟域彼此之间通常具有任意的相位偏移，必须对该相位偏移进行补偿以支持同步通信。复杂的问题是，在很大程度上归因于在每个芯片中所提供的用于向各种发射和接收电路扇出时钟的时钟缓冲电路，芯片间的相位偏移易于随温度和电压而大幅漂移。

许多现代存储器系统通过发射选通脉冲或其他源同步定时信号来管理芯片间的相位漂移，以控制接收设备内的数据采样，从而有效地将发射设备的时钟域延伸至接收设备。遗憾地是，由于通常需要附加的信号驱动器、管脚和精确路由的信号线(用于匹配选通脉冲与数据线之间的传播时间)，因此该方法遭受相当大的功率/成本惩罚。

另一方法是通过在存储器控制器和每个存储器设备内提供锁相环(PLL)或延迟锁定环(DLL)来补偿漂移的相位偏移，以在参考时钟与分发时钟(即，分发于各种接收和发射电路的多个标称的同相位时钟)之间保持对齐。通过该布置，尽管在芯片的相应时钟缓冲器延迟之间有环境引起的漂移，但是可以在芯片之间保持基本上固定的相位关系。

虽然PLL/DLL方法避免了源同步布置的许多惩罚(尤其是宝贵管脚的消耗)，但是PLL和DLL电路常常是高耗电的，甚至在空闲期间也消耗功率(用于保持锁相)，并且当从禁用、节电状态唤醒时需要相当多的时间和额外功率来恢复锁相。所有这些劣势在移动应用(例如，蜂窝电话、膝上型计算机等)中尤其棘手，其中性能需求和突发性事务属性使得难以禁用锁定环操作，并且锁定环电路的大量空闲功耗会耗尽宝贵的电池寿命。

附图说明

在附图的各图中通过示例的方式而非限制的方式示出了本公开，其中相似的参考标号指代相似的元件，并且其中：

图1A和图1B图示了具有时钟停止低功率模式的存储器系统的一般化实施方式；

图1C和图1D将图1的可暂停时钟存储器设备中的示例性功耗分布图与相同使用场景下的基于PLL/DLL的连续钟控存储器设备的示例性功耗分布图进行对比；

图2A更详细地图示了存储器端和控制器端I/O电路和系统钟控架构的实施方式；

图2B图示了关于图2A描述的存储器端定时布置，示出了出现在存储器设备的管脚(或其他互连结构)处的系统时钟信号和数据信号，以及应用到存储器端发射器的经缓冲时钟信号；

图3A和图3B图示了可以用于实现图2A中的任何漂移补偿解串行化器的漂移补偿解串行化器的实施方式和时序图；

图3C至图3E图示了可以在图3A的漂移补偿解串行化器内应用的分组对齐电路及其调节方式的实施方式；

图3F和图3G图示了可以用于实现图2A中的任何漂移补偿串行化器的漂移补偿串行化器的实施方式和时序图；

图3H图示了可以在图3F的漂移补偿串行化器内应用的分组对齐电路的实施方式；

图4A和图4B分别图示了可以用于实现图2A的存储器设备内的解串行化器电路和串行化器电路的解串行化器电路和串行化器电路的实施方式；

图5A图示了用于校准针对图2A的实施方式中数据链路DQ0和DQ1的漂移补偿解串行化器内的接收时钟相位的示例性方法；

图5B图示了不具有关于各种数据选择路径的细节的图5A的位内时钟相位布置的特定实施方式；