[发明专利]具有两点调制和自适应延迟匹配的数字锁相回路

权利要求书

1.一种设备，其包含：

数字锁相回路(DPLL)，其操作以执行经由第一和第二调制路径的两点调制且自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。

2.根据权利要求1所述的设备，其中所述DPLL包含

自适应延迟单元，其操作以为所述第一调制路径提供可变延迟。

3.根据权利要求2所述的设备，其中所述自适应延迟单元包含

延迟计算单元，其操作以基于施加到所述第一和第二调制路径的调制信号确定所述可变延迟。

4.根据权利要求3所述的设备，其中所述延迟计算单元进一步基于所述DPLL中的相位误差信号确定所述可变延迟。

5.根据权利要求4所述的设备，其中所述延迟计算单元基于所述相位误差信号、所述调制信号的正负号和自适应步长确定延迟更新值，且用所述延迟更新值更新所述可变延迟。

6.根据权利要求2所述的设备，其中所述自适应延迟单元根据最小均方(LMS)算法、最小平方(LS)算法或最小均方误差(MMSE)算法确定所述可变延迟。

7.根据权利要求2所述的设备，其中所述自适应延迟单元包含

内插器，其操作以提供所述可变延迟的分数部分，所述分数部分处于-1样本周期与+1样本周期之间。

8.根据权利要求7所述的设备，其中所述内插器对于正分数延迟基于当前样本和先前样本执行线性内插且对于负分数延迟基于所述当前样本和将来样本执行线性内插。

9.根据权利要求2所述的设备，其中所述自适应延迟单元包含

可编程延迟单元，其操作以提供所述可变延迟的整数部分，所述整数部分包含整数数目个样本周期。

10.根据权利要求1所述的设备，其中所述第一调制路径为高通调制路径，且所述第二调制路径为低通调制路径，且其中所述DPLL自适应地调整所述高通调制路径的所述延迟。

11.根据权利要求1所述的设备，其中所述第一调制路径为低通调制路径，且所述第二调制路径为高通调制路径，且其中所述DPLL自适应地调整所述低通调制路径的所述延迟。

12.根据权利要求1所述的设备，其中所述第一和第二调制路径中的一者为高通调制路径，且其中所述第一和第二调制路径中的另一者为低通调制路径。

13.根据权利要求12所述的设备，其中所述DPLL包含

自适应按比例缩放单元，其操作以为所述高通调制路径提供可变增益以与所述低通调制路径的增益匹配。

14.根据权利要求13所述的设备，其中所述自适应按比例缩放单元基于施加到所述高通和低通调制路径的调制信号和所述DPLL中的相位误差信号确定所述可变增益。

15.根据权利要求12所述的设备，其中所述高通调制路径包含操作以按比例缩放调制信号且提供经按比例缩放的调制信号的按比例缩放单元，且其中所述低通调制路径包含操作以接收所述调制信号且提供用以改变所述DPLL中的分频器因数的输出信号的Δ-∑调制器。

16.根据权利要求12所述的设备，其中所述高通调制路径包含操作以按比例缩放调制信号且提供经按比例缩放的调制信号的按比例缩放单元，且其中所述低通调制路径包含操作以累积所述调制信号且提供调制相位信号的累积器。

17.根据权利要求1所述的设备，其中所述设备为集成电路。

18.根据权利要求1所述的设备，其中所述设备为无线通信装置。

19.一种设备，其包含：

处理器，其操作以执行经由数字锁相回路(DPLL)的第一和第二调制路径的两点调制且自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。

20.一种方法，其包含：

将调制信号施加到支持两点调制的数字锁相回路(DPLL)的第一调制路径；

将所述调制信号施加到所述DPLL的第二调制路径；以及

自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。