[发明专利]具有两点调制和自适应延迟匹配的数字锁相回路

说明书

技术领域

本发明大体涉及电子设备，且更具体来说，涉及具有两点调制的数字锁相回路(DPLL)。

背景技术

DPLL为通常用以调整振荡器的频率和/或相位的电路。在一个普通应用中，DPLL可用以将振荡器的频率和/或相位锁定到具有精确频率的参考信号。

在另一应用中，DPLL可用以用调制信号调制振荡器的频率和/或相位。如果调制信号的带宽比DPLL的闭合回路带宽小得多，那么可在DPLL内的回路滤波器前施加调制信号。然而，如果调制信号的带宽比闭合回路带宽宽，那么可执行两点调制，且可将调制信号施加到DPLL中的两个调制路径。一个调制路径可连接到回路滤波器前，且可用于窄带调制。另一调制路径可连接到回路滤波器后，且可用于宽带调制。可使用两点调制有效地增加DPLL的带宽，使得可用宽带调制信号对振荡器进行频率调制，同时最低限度地干扰DPLL的正常操作。然而，两点调制的性能视正对每一调制路径施加的适当增益和延迟而定。

发明内容

本文中描述支持两点调制与自适应延迟匹配的DPLL。DPLL包括(i)高通调制路径，其支持振荡器的频率和/或相位的宽带调制，以及(ii)低通调制路径，其支持所述振荡器的频率和/或相位的窄带调制。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。自适应延迟匹配/调整是指基于在正常操作期间在DPLL中可用的一个或一个以上信号的延迟的动态调整。

在一个设计中，所述DPLL可包括自适应延迟单元，其可提供两个调制路径中的一者的可变延迟。在一个设计中，所述自适应延迟单元可包括延迟计算单元、内插器和可编程延迟单元。所述延迟计算单元可基于施加到所述两个调制路径的调制信号和在所述DPLL中的相位误差信号确定所述可变延迟。可将所述可变延迟分解为(i)整数部分，其包含整数数目个样本周期，以及(ii)分数部分，其包含一个样本周期的分数。所述内插器可提供所述可变延迟的所述分数部分，且所述可编程延迟单元可提供所述可变延迟的所述整数部分。所述DPLL可进一步包括自适应按比例缩放单元，其可提供用于所述高通调制路径的可变增益以与所述低通调制路径的增益匹配。

以下进一步详细地描述本发明的各个方面和特征。

附图说明

图1展示具有两点调制和自适应延迟匹配的DPLL。

图2和图3展示具有两点调制和自适应延迟匹配的两个DPLL。

图4展示性能降级与延迟失配。

图5展示用以获得分数延迟的线性内插。

图6展示自适应延迟单元。

图7展示延迟计算单元和内插器。

图8展示自适应按比例缩放单元。

图9展示用于执行两点调制与自适应延迟匹配的过程。

图10展示无线通信装置的框图。

具体实施方式

词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任一设计未必被看作比其它设计优选或有利。

图1展示具有两点调制和自适应延迟匹配的DPLL 100的设计的框图。两点调制通常也被称作双端口调制。在DPLL 100内，将调制信号f_m(t)提供到低通调制路径和高通调制路径两者。在高通调制路径中，自适应按比例缩放单元110用增益按比例缩放调制信号，且提供经按比例缩放的调制信号f_ms(t)。自适应延迟单元120将经按比例缩放的调制信号延迟合适的量且提供经延迟的调制信号f_md(t)。在低通调制路径中，累积器130累积调制信号(其将频率转换为相位)且提供调制相位信号p_m(t)。自适应延迟单元140将调制相位信号延迟合适的量且提供经延迟的调制相位信号p_md(t)。