[发明专利]用于性能监视的关键路径电路

说明书

技术领域

本发明涉及数字集成电路，并且具体地说，涉及在数字电路中的计时差错探测。

背景技术

在最近几年，电路设计者已经调查了用来预测在集成电路(IC)中的失效的各种手段。一种这样的手段称作关键路径性能监视。在传统关键路径性能监视中，电路设计者识别一条或多条信号路径，这些信号路径认为对于集成电路的适当操作是关键的(称作“关键路径”或“关键数据路径”)，通常是具有最大延迟的路径。对于在关键路径内的给定电路元件，设计者还相对于时钟信号转换识别目标计时裕度，即一时间段，在该时间段之前，数据信号转换应该到达电路元件。计时监视器电路(或“老化传感器”)提供在集成电路上，以监视在每条关键路径中信号的计时。由于集成电路随时间老化，所以在每条关键路径中信号的实际计时趋于退化。当计时监视器电路确定在关键路径中的信号的实际计时裕度小于目标计时裕度时，人们可以预期电路失效可能发生，并且集成电路可以采取步骤以自校正，例如通过调整时钟频率、电压供给、或甚至在集成电路中的晶体管的本体偏压。见例如Neil Savage的“Intel and ARM are Exploring Self-Correction Schemes to Boost Processor Performance and Cut Power”，Spectrum Online，2008年2月，http://www.spectrum.ieee.org/feb08/5975，和Mridul Agarwal等的“Circuit Failure Prediction and its application to Transistor Aging”，25th IEEE VLSI Test Symposium，2007年5月6-10日，pp.277-286，它们的每一个由此通过参考全部包括。

图1是集成电路100的方块图，该集成电路100包括关键路径102和由Agarwal等描述的计时监视器电路110。关键路径102包括电路元件104、106。计时监视器电路110包括：(i)D型触发器118，插入在关键路径102中在电路元件104之后并且在电路元件106之前；(ii)延迟元件114，具有与沿关键路径102的这个位置的目标计时裕度相等的延迟值T_G，并且连接到第一电路元件104的输出；(iii)另一个D型触发器116，连接到延迟元件114的输出；及(iv)异或(XOR)逻辑门122，连接到触发器118、116的输出。依据用途，延迟值T_G将典型地在从几百皮秒至几纳秒的范围中。计时监视器电路110通过如下而工作：将在电路元件104的输出处出现的信号112的拷贝延迟延迟值T_G，将延迟的信号锁存在触发器116处，及将经XOR逻辑门122来自触发器116的输出与在触发器118的输出处出现的输出信号120相比较。然后将来自XOR逻辑门122的输出信号126锁存到计时失效指示器寄存器124中，该计时失效指示器寄存器124产生输出信号128。输出信号128然后通到控制器，该控制器可以基于输出信号128，或者调整时钟速率，或者调整集成电路的供给电压。

作为第一例，假定信号112包括从逻辑值0到逻辑值1的数据转换，并且触发器116的建立时间刚好满足(即，具有零计时裕度)，那么逻辑值1将借助于时钟CL成功地锁存到触发器116中。由于0到1转换相对于时钟CL将在某一较早时间到达触发器118的输入D，所以触发器118也将成功地锁住逻辑值1。XOR计时失效指示器寄存器126将具有逻辑值0，因为两个触发器都具有相同的输出值。这个逻辑值0指示，在关键路径中的触发器118至少按由延迟值T_G设置的目标时间裕度满足其建立时间。

作为第二例，在信号112中的0到1数据转换比以上例子出现得晚一段短时间(例如，由于在关键路径102中在信号112上游的电路元件的老化)的场合，触发器118可能借助于时钟CL成功地锁住逻辑值1，而触发器116由于延迟值T_G锁住在逻辑值0。XOR计时失效指示器寄存器126现在将具有逻辑值1，指示建立违反已经发生在触发器116中，并且触发器118具有比延迟值T_G小的建立裕度。这样，计时失效将较可能发生，例如随着电路继续老化