[发明专利]数字PLL电路、半导体集成电路、显示装置

权利要求书

1.一种数字PLL电路，是生成具有期望的振荡频率的振荡时钟的电路，该数字PLL电路的特征在于，具备：

相位比较电路，其对基准时钟和所述振荡时钟各自的过渡次数进行计数，并将所述基准时钟的过渡次数达到预先设定的基准计数值为止的期间设定为相位比较期间，并且将目标计数值、与所述相位比较期间内的所述振荡时钟的过渡次数之差作为相位误差值来检测，其中，所述目标计数值是根据所述期望的振荡频率相对所述基准时钟的频率的倍率值、和所述基准计数值而得到的值；

平滑化电路，其对由所述相位比较电路检测出的相位误差值进行平滑化；和

数字控制振荡电路，其根据由所述平滑化电路进行平滑化之后的相位误差值，控制所述振荡时钟的频率。

2.根据权利要求1所述的数字PLL电路，其特征在于，

所述相位比较电路包括：

期间设定部，其对所述基准时钟的过渡次数进行计数，并检测所述基准时钟的过渡次数达到了所述基准计数值的情况；

振荡计数部，其响应于所述期间设定部的计数开始，开始对所述振荡时钟的过渡次数进行计数，并响应于所述期间设定部的达到检测，将所述振荡时钟的过渡次数的计数值作为振荡计数值来输出；

目标设定部，其将在所述基准计数值上乘以所述倍率值而得到的值设定为所述目标计数值；和

误差计算部，其将来自所述振荡计数部的振荡计数值与由所述目标设定部设定的目标计数值之差作为所述相位误差值来输出。

3.根据权利要求1所述的数字PLL电路，其特征在于，

该数字PLL电路还具备：

基准时钟选择部，其在分别具有不同的频率的多个基准时钟之中选择任一个时钟并提供给所述相位比较电路；

倍率值选择部，其在分别与所述多个基准时钟对应的多个倍率值之中选择任一个值并提供给所述相位比较电路；和

基准计数值选择部，其在分别与所述多个基准时钟对应的多个基准计数值之中选择任一个值并提供给所述相位比较电路。

4.根据权利要求1所述的数字PLL电路，其特征在于，

该数字PLL电路还具备增益调整电路，其增减由所述相位比较电路检测出的相位误差值之后，提供给所述平滑化电路。

5.根据权利要求4所述的数字PLL电路，其特征在于，

所述增益调整电路反复执行判定由所述相位比较电路检测出的相位误差值的符号是正还是负的处理，并根据同一判定结果的连续次数，增减所述相位误差值之后提供给所述平滑化电路。

6.根据权利要求4所述的数字PLL电路，其特征在于，

在被提供了复位信号的情况下，所述增益调整电路不通过所述相位比较电路增减相位误差值，而是直接提供给所述平滑化电路。

7.一种数字PLL电路，是生成具有期望的振荡频率的振荡时钟的电路，该数字PLL电路的特征在于，具备：

多个相位比较电路，分别与多个基准时钟对应，对与自身对应的基准时钟和所述振荡时钟各自的过渡次数进行计数，将与自身对应的基准时钟的过渡次数达到预先设定的基准计数值为止的期间设定为相位比较期间，并且将目标计数值与所述相位比较期间内的所述振荡时钟的过渡次数之差作为相位误差值来检测，其中，所述目标计数值是根据所述期望的振荡频率相对于自身对应的基准时钟的频率的倍率值、和所述基准计数值而得到的值；

平滑化电路，其对由所述多个相位比较电路的每一个检测出的相位误差值的合计值进行平滑化；和

数字控制振荡电路，其根据由所述平滑化电路进行平滑化之后的相位误差值的合计值，控制所述振荡时钟的频率。

8.根据权利要求7所述的数字PLL电路，其特征在于，

所述多个基准时钟分别具有不同的频率。

9.根据权利要求7所述的数字PLL电路，其特征在于，

所述多个基准时钟分别具有不同的相位。